Mr.Seymour Buds schrieb:
Das ist auch nur teilweise richtig.
A common misunderstanding of the phrase "reduced instruction set computer" is the mistaken idea that instructions are simply eliminated, resulting in a smaller set of instructions.[20] In fact, over the years, RISC instruction sets have grown in size, and today many of them have a larger set of instructions than many CISC CPUs.[21][22] Some RISC processors such as the PowerPC have instruction sets as large as the CISC IBM System/370, for example; conversely, the DEC PDP-8—clearly a CISC CPU because many of its instructions involve multiple memory accesses—has only 8 basic instructions and a few extended instructions.
Das ist wie mit dem Frosch und dem Wasser das immer wärmer wird.
Irgendwann gab es mal ein RISC-IS mit 50 Instruktionen. Dann gab es ein Update und es waren 60. Eine IS mit 20% mehr Instruktionen als ein RISC-IS ist natürlich immer noch ein RISC-IS. Das wiederholt sich dann halt öfters. Irgendwann hat dieses IS 70, 90, 120, etc Instruktionen. Wenn man das Jahrzehnte lang so macht landet man irgendwann im Jahre 2015 und meint PowerPC wäre ein RISC-Design...
Wenn man eine PowerPC-Prozessor 30-40 Jahre in die Vergangenheit senden würde, wäre man da der Meinung, dass das der wohl das beste Beispiel für ein CISC-Design sei.
Am Ende haben die Begriffe RISC & CISC wohl zahlreiche Durchwässerungen erlitten, weil es halt zuviele Frösche gibt. Eine korrekte Ansicht ist das aber nicht.
The term "reduced" in that phrase was intended to describe the fact that the amount of work any single instruction accomplishes is reduced—at most a single data memory cycle—compared to the "complex instructions" of CISC CPUs that may require dozens of data memory cycles in order to execute a single instruction.[23] In particular, RISC processors typically have separate instructions for I/O and data processing.
Ja, je einzelne Instruktion erledigt nicht mehr größere, komplexe Aufgaben, sondern einfache kurz dauernde. Genau das ist bei SIMD ja nicht der Fall.
Eine Instruktion als komplex zu bezeichnen, wenn sie mehrere RAM-Zugriffsyzklen braucht ist absurd. Bei einer modernen CPU sind ist mehrere Tausend Operationen die man die in einer solchen Zeit berechnen kann. Nur besondere bzw priviligierte Instruktionen brauchen so lange. Abgesehen davon sind Speicherreferenzen in fast allen Fälle keine Speicherzugriffe sondern nur Cachezugriffe.
Nach dieser Definition würde es nicht vom IS abhängen ob ein IS ein RISC- oder CISC-IS wäre, sondern vom Verhältnis zwischen der Geschwindigkeit von CPU und RAM. Bei aktuellen CPUs die andauernd rauf- und runtertakten hätte man abwechselnd ein RISC- oder CISC-Design, je nach Taktfrequenz. Man muss nicht jeden Scheiß von Wikipedia unhinterfragt zitieren.
Ich glaube das würde auch wirklich niemand behaupten. Division = so schnell wie die Weinbergschnecke. (ist auch eine schöne Übung für Anfänger. Alle Operationen ausmessen!).
Und ist damit ein Grund dafür das RISC zwar eine schöne Idee, ein korrekte Umsetzung aber nicht zweckmäßig ist. Außer man muss wirklich alle Instruktionen ausmessen. Da würde ich dann auch RISC bevorzugen oder noch besser OISC.
