DevPandi schrieb:
Das Problem ist, dass für RDNA 5 / UDNA zwar nicht von AMD, aber durch die Gerüchteküche bereits vor einem Jahr die ersten "Gerüchte" aufkamen, dass AMD bei RDNA 4 nur noch mit den notwendigen Entwicklern weiter macht und RDNA 5 / UDNA priorisiert und diese damit "zeitiger" auf den Markt kommt. Hier war dann Anfang 2026 bis Mitte 2026 im Gespräch.
Was gerne vergessen wird, AMD hat die Release Frequenz für CDNA auf jährlich umgestellt.
Die MI400 wird H1 2026 released.
Dazu braucht es Leute. Die MI400 soll GFX12.5 sein. Die GPUs über die wir hier diskutieren sind GFX13.
Alle reden von 2027.
DevPandi schrieb:
Eigentlich hat AMD bereits die 12.288 ALUs schon bei RDNA 3 gehabt, weil hier die Vec32-ALUs zwei "Flanken" haben - Dual-Issue. Ein X und ein Y-Befehl können als VLIW2-Verpackt zur gleichen Zeit ausgeführt werden.
Aber nur die Anzahl der ALUs wurde beachtet. Dual Issue war als Name bekannt aber niemand hat verstanden wie das zusammen passt. Auch nicht als klar war dass die Dies zu klein sind um der 4090 gefährlich zu werden.
DevPandi schrieb:
Wenn UDNA die Dual-Issue-Fähigkeit behält, dann wären wir sogar bei 24.576 Shader.
Oder es wurden wieder die Zahlen der ALUs wie bei RDNA3 verdoppelt und Dual Issue als vollwertige ALUs gezählt. Deshalb sage ich bevor wir keine Die Sizes kennen ist es ein Ratespiel
DevPandi schrieb:
Gleichzeitig gibt es bei 96 CU mit 128/256 Shadern wieder ein Problem und das wäre die Anzahl an Tasks, die die GPU benötigt.
Das ist genau der Punkt, der bei den großen Zahlen gerne ignoriert wird. Shadern, die nicht ausgelastet werden, bringen keine Performance.
Da finde ich es interessant dass es massive Änderungen an der Cache Hierarchie geben soll. Diese Infos sind über Einträge in Sourcen besser belegt.
DevPandi schrieb:
Jetzt kommt es halt darauf an, was AMD hier gemacht hat und wer was wie meint. Es gibt da ein paar Szenarien:
1. Baut AMD die WGP zu neuen CU um, wird es interessant, was sich alles von WGP zur neuen CU ändert. Es wird sehr schwer dann wirklich schon Leistungsprognosen zu machenb.
Dazu hat sich gestern jemand im Anandtech Forum geäußert. Auch hier spielen die Änderungen der Cache Hierarchie rein. Ist ein bisschen über meinem Horizont.
DevPandi schrieb:
2. AMD benennt die WGP zu CU um, auf der Basis kann man zumindest hypothetische Spiele betreiben.,
Aber hier fällt dann schon die große Lücke zwischen AT0 und AT2 auf.
DevPandi schrieb:
3. Die Gerücht, dass die neuen CU 128 Shader haben sind falsch, auch dann kann man eine Prognose betreiben.
Oder es werden die Dual Issue ALUs plötzlich wieder gezählt, was aufs selbe rausläuft.
DevPandi schrieb:
Es gibt noch einen weiteren Faktor, denn wir hier beachten müssen: N2 oder N3.
Käme der Chip in N3 oder N2, wäre es theoretisch durchaus möglich, dass AMD durchaus einen "großen" Chip umsetzt. Der GB202 hat grob 800mm², mit den üblichen Faktoren, dass die Dimensionen pro Achse um 30 % schrumpft. In N3 wären wir bei 400 mm² und 200 mm². ACHTUNG DAS IST EINE VEREINFACHTE RECHNUNG!
N3P und N2 skalieren nicht mehr so gut wie es früher üblich war.
N2 würde mich überraschen selbst 2027.
DevPandi schrieb:
Ein fiktiver AT-0 mit 192 CU könnte also irgendwas zwischen 200 - 400 mm² haben, von der Chipgröße her würde das passen. NUR werden weder 400 mm² noch die 200 mm ² in N3 sowie N2 wirklich günstig. Bei dem, was aktuell an Kosten rumgeistert, wären die Kosten pro Chip ähnlich hoch wie bei N4/4N wie für die GB202. Ist jetzt allerdings nur Überschlagen! Also nicht so ernst nehmen.
Es sind nicht mehr 50 % je Nodes. Bei N3P kommt hinzu dass zwar die Logik noch gut skaliert aber dafür skaliert SRAM nicht. Bei N2 skalieren SRAM und Logik, aber eben nur um 20 bis 25 %.
DevPandi schrieb:
Das Ziel einer RTX 5090 bei "zwei" Fertigungsschritten ist nicht unrealistisch. Ich finde das alles allerdings auch eher utopisch.
Die Frage ist immer wie weit kann die GPU bei Games skalieren. Eine große GPU zu bauen und diese nicht auslasten zu können bringt rein gar nichts.
Wenn wir Mal davon ausgehen dass AMD die fette GPU auslasten kann, gäbe es technisch gesehen keine Hindernisse an die 5090 heranzukommen. Der kritische Punkt ist hier der Preis. Rick Bergmann und David Wang nannten als Obergrenze 1000 USD. Ich halte das für eine realistische Einschätzung.
DevPandi schrieb:
Steht und fällt mit dem Prozess.
Hier ist es ganz entscheidend wann RDNA5 kommt und wie groß die Dies tatsächlich werden.
Das betrifft Waferkosten, Ausbeute und verfügbare Kapazität.
N2 befindet sich noch in der Risk Produktion. CDNA5 verwendet N3P und kein N2 obwohl die einzelnen Chiplets nicht sonderlich groß sind.
AMD blieb bei Zen 5 Classic bei N4P. Nur Zen 5 Dense mit einem hohen Logikanteil ging auf N3E. Zen 6 geht auf N2.
blackiwid schrieb:
Du unterstellst hier also gezielter Betrug, ohne Beweise sagst du damit das es die Leute die ihm diese Informationen geleakt haben nicht gibt, bzw müsste ich bei der einen Info überhaupt schauen unter welchem grade an Sicherheit er es gepostet hat, er hat seine Infos bewusst gekenntzeichnet zwischen sehr "confident" und weniger....
MLID findet ab und zu korrekte Infos. Das Problem ist dass MLID auch falsche Infos findet und sehr viel dazu spekuliert.
Und leider weiß man nie weiß richtig was falsch und was reine Spekulation ist. Die Auszeichnung ist Unsinn.
MLID ist reines Unterhaltungsprogramm.
Nighteye schrieb:
Ich bin dankbar für seinen Channel. Ohne ihn wäre es sehr sehr viel trockener in der Spekulationswelt.
IMO sind die Videos von MLID verschenkte Lebenszeit. Aber es sagt sehr viel über die PC Szene aus das ein Dummschwätzer wie MLID so viele Zuschauer hat. Das verrückte ist dass man bei YouTube so viel findet ...
TilTuesday schrieb:
Wird bei RDNA5/UDNA eigentlich die gleiche Chiplet-Bauweise verwendet wir bei Zen? Das wäre ja eigentlich der nächste logische Schritt.
Bei RDNA3 hatte AMD ein GCD (Grapgic Compute Die )und mehrere MCDs (Memory & Cache Dies).
Alle Leaker gehen davon aus dass AT3 und AT4 auch für Zen 6 APUs verwendet werden.
DIe Shaderengines einer GPU auf mehrere Chiplets zu verteilen, erfordert sehr viele Verbindungen zwischen den Chiplets. Dies ist momentan nur mit Silizium Interposer oder Silizium Brücken umsetzbar. Also wird es nur bei teuren Produkten wie Apple Ultra, ab Blackwell Datacenter und ab MI300 aufwärts eingesetzt. (Die MI250X sind 2 logische GPUs in einem Package)
pipip schrieb:
AMD hat UDNA als die GPU Variante beschrieben, welche RDNA und CDNA wieder verschmelzen soll.
Das trifft es nicht. Es wird nach wie vor Gaming GPUs und Datacenter GPUs geben. Aber diese GPUs werden dasselbe Programiermodell haben.
Die Datacenter GPUs werden keine Fixed Funktion Units für Rastering und Raytracing haben und die Gaming GPUs werden nicht denselben Anteil an Matrixeinheiten haben wie die Data Center GPUs.
pipip schrieb:
Wer sagt überhaupt, dass AT0 eine reine Gaming GPU ist ? Es kann auch eine AI GPU ala Titan Konkurrent sein. Genauso könnte der Vollausbau ein Professioneller Chip und teildeaktive Chips mit nur 384 Bit SI werden Gaming GPUs.
AT0 ergibt als Gaming GPU IMO keinen Sinn.
Die RTX PRO 6000 Blackwell werden zwar auch für AI eingesetzt, aber es gibt auch andere Anwendungen.
AI könnte eventuell funktionieren, bei den anderen Anwendungen wird es für AMD sehr schwer reinzukommen.
Auch die Klientel die die RTX PRO 6000 Blackwell für AI einsetzt ist auf Nvidia geeicht. Da wird es AMD IMO ebenfalls schwer haben Fuß zu fassen.
pipip schrieb:
AMD hat speziell bei RDNA immer das Problem gehabt, nicht genug AI Optimierungen zu haben und deshalb gibt es den Schritt zu UDNA überhaupt. Alle Chips sollen generell mehre Bereiche abdecken, auch die Gaming Chips.
Das ist ein Aspekt. Der wichtigste ist, dass beide GPU-Linien dasselbe Programmiermodell haben und mit ROCm abgestimmt werden.
pipip schrieb:
Reine Gaming Chips ala RDNA sollte mit UDNA nicht mehr geben. So habe ich das verstanden. Ich erwarte auch im Embedded mehr Angebot, da passen dann auch die kleineren Chips hin, sowie die APUs.
Abgesehen vom Problem mit den inkopatiblen GPUs hat sich AMD mit RDNA verzockt
zeedy schrieb:
Hat RDNA4 eigentlich das Dual Issue Design von RDNA3 übernommen?
@DevPandi hat den Referenz Guide zur RDNA 4 ISA verlinkt. Der Abschnitt zu Dual Issue ist identisch zu dem im Referenz Guide zur RDNA 3 ISA
zeedy schrieb:
Zumindest habe ich noch nirgendwo was von einem Frontend oder Shadertakt gelesen.
Das war auch ein Feature der RDNA 3 GPUs mit GCD und MCD.