News „RDNA 3.75“ für FSR 4?: „RDNA 4m“ ist vielleicht doch mehr als nur Marketing

[stefan92x]

Ausgerechnet zu dem Zeitpunkt als Mal wieder deutlich mehr Speicherbandbreite verfügbar wird, macht AMD zum ersten Mal einen neuen IOD kompatibel mit alten CCDs?

Das Strix Halo CCD ist ca 9mm breit, ca 7mm werden für den IF genutzt. Wenn ich mir die Bilder von Venice anschaue, sind die CCD da ähnlich breit. Entweder Zen 6 nutzt ein noch dichteres Sea of Wires und wird damit inkompatibel, oder es taktet den IF höher. Dann könnte es kompatibel sein.

Und es gab noch nie so viel Grund, diesen Schritt zu gehen wie bei dieser Generation. Zu 99% glaube ich ja auch nicht dran.

Die Zen 5 laufen so oder so auf jeden Fall weiter. Und dafür muss AMD nichts tun, einfach nur weiter produzieren lassen.

Das ist auch klar. Aber wenn man sieht, dass ein Zen 5 8-Kerner bei 65W schon klar eingebremst wird, dann wäre eine neue Version, in der der Verbrauch des IFoP entfällt zumindest interessant. Und wird höchstwahrscheinlich ein Wunschtraum bleiben.

 

[Icke-ffm]

der neue IOD wird teurer als der alte IOD. Zen 5 wird sobald Zen 6 kommt preislich nach unten rutschen. Da bleibt kein Spielraum die Kosten zu erhöhen.

Ja das Zen5 wie er nun ist abrutscht Preislich ist klar, nur könnte ein AI Zen5 eben die launch UVPs der alten übernehmen und Zen6 wird darüber Platziert, den nicht nur der der IOD wird teuer, auch der CCD wird es, das Zen6 Preislich nach oben geht sehe ich als Wahrscheinlich an.

Eine NPU mit mehr als 40 TOPS benötigt einiges an Fläche. Sie ist nur interessant wenn keine Grafikkarte verbaut wird.

Ja aber der IOD soll auch von 6 auf 3nm gehen und die NPU und GPU sowie sicher noch einiges mehr wird da auch sehr gut skalieren so das der IOD dennoch kleiner bleiben könnte wie der alte auch mit NPU.
Und doch ist sie das um eben das Copilot+ zu bekommen, den die Grafikkarten können es zwar ebenso haben aber keine NPU und bekommen somit auch nicht den Marketing "Vorteil"

Das hat mit dem IOD nichts zu tun.

Ich denke schon, im NB braucht es vor allem Effizienz im Ide Standby und auch ein USB4 sowie möglichst viele Sockel die Unterstützt werden, Fire Range ist alles andere als effizient, bietet kein USB4 und gibt es nur für den FL1 (vermute Mal irgendwas fehlt dem das er nicht auch als FP8 angeboten wird, denn passen würde das sicher auch )

AMD muss ganz einfach die Preise für Gorgon Point niedriger als für Strix-/Krakan Point ansetzen. Dann wird es schon passen.

Das sind aber die selben Dies, würde dann vielleicht den Marktanteil erhöhen, ja, nur verdient man mit geringeren Preisen auch weniger wenn die Basis die selbe ist.

Bei Strix Halo hat sich AMD einen Luxus geleistet. Das hat AMD auch getan, um die Produktion für Zen 6 austesten zu können.

Oder eben um die CCDs weiterhin auch für andere Produkte nutzen, was sicherlich wirtschaftlich sinnvoller und wahrscheinlicher ist. Das es ein vortest für Zen6 war ist anzunehmen und auch wenn der CCD nicht 100% mit der Zen6 Anbindung kompatibel ist, so wird man den auch mit nur 80-90% sicherlich an dem Zen6 IOD nutzen können sprich Zen6 hat einfach mehr Verbindungen zum IOD wie der Test Chip mit Zen5.

Wenn AMD Zen 5 neu mit den CCDs von Strix Halo auflegt, was macht AMD dann mit den Bins des Standard CCDs, die bisher für Granite Ridge verwendet werden?

Als Einsteiger/Günstigere Version weiter verkaufen, AMD will und muss Geld verdienen und je mehr Auswahl sie anbieten desto besser für die Kunden, können das kaufen was am besten passt.

Aber hältst Du AMD tatsächlich so bescheuert sich die Bandbreite von Zen 6 zu beschneiden, weil man den cIOD auch noch mit Zen 5 kompatibel machen will.

Das müssen sie doch gar nicht, Zen6 wird mit "1000" Verbindungen an den IOD angebunden Zen5 hat nur "800" die aber identisch zu Zen6 sind und wird eben nur mit diesen angebunden, so können beide Ihre volle Leistung abliefern. Ist dann eben kein Teil deaktiviert CCD sondern eben IOD dazu noch GPU oder NPU, was auch immer deaktivieren und sie können auch Teildefekte iODs verkaufen.

 

[ETI1120]

Das Strix Halo CCD ist ca 9mm breit, ca 7mm werden für den IF genutzt. Wenn ich mir die Bilder von Venice anschaue, sind die CCD da ähnlich breit.

Aber es sind keine 9 mm.

Meine Versuche beim Ausmessen

	CCD	IOD
Breite	10,9 +/- 0,4	22,8 +/- 0,6	mm
Höhe	14,9	15,2	mm
Fläche	ca. 162,5	ca. 347,8	mm²

Es ist offensichtlich dass die zen 6 Dense CCD nicht so kümmerlich wie die Strix Halo CCDs angeschlossen sein können. Sonst kann sich AMD die Unterstüzung von MRDIMM DDR5-12800 auch gleich schenken. Die MRDIMM DDR5-12800 hat AMD indirekt schon bestätigt.

Entweder Zen 6 nutzt ein noch dichteres Sea of Wires und wird damit inkompatibel, oder es taktet den IF höher. Dann könnte es kompatibel sein.

Den IF höher zu takten bedeutet erheblich höheren Stromverbrauch. Deshalb ist AMD bisher beim Desktop nicht höher gegangen. Wenn AMD den IF höher taktet und ansonsten das Interface gleich lässt bedeutet es noch lange nicht, dass auch der IF in den Strix Halo CCDs höher getaktet werden kann.

Außerdem besteht das Infinity Fabric aus weit mehr als den Leitungen. Das ist doch alleine schon offensichtlich dass AMD Sea of Wires und IFoP verwenden konnte oder?

Für 2026 hat AMD die 5. Generation angekündigt.

Es ist nicht gesagt dass das Infinity Fabric rückwärtskompatibel ist.

Das ist auch klar. Aber wenn man sieht, dass ein Zen 5 8-Kerner bei 65W schon klar eingebremst wird, dann wäre eine neue Version, in der der Verbrauch des IFoP entfällt zumindest interessant. Und wird höchstwahrscheinlich ein Wunschtraum bleiben.

Der Verbrauch des Infitity Fabric Links zwischen den Dies wird bei Volllast nicht entfallen. Der Verbrauch entfällt nur dann, wenn keine Daten üben den Link gesendet werden. Unter Vollast wird einiges an Daten über den Link geschoben, also wird dafür auch Engerie benötigt. Aber weniger als bei

AMD hat für Zen 2 den Verbrauch des IFoP mit 2pJ/bit angegeben. Fanout wird allgemein mit 0,4 pJ/bit angegeben.

Aber diese Einsparung betrifft nur die Links zwischen den Dies. AFAIU ändert sich durch das Fanout nicht an Verbrauch beim Datentransfer zwischen Memory Controller auf dem IOD und den DIMMs auf dem PCB. Allenfalls durch N4 und N3 (wie spekuliert) könnte der Verbrauch der Memory PHY gesenkt werden.

 

[stefan92x]

Es ist offensichtlich dass die zen 6 Dense CCD nicht so kümmerlich wie die Strix Halo CCDs angeschlossen sein können.

Wenn das Sea of Wires ein bisschen dichter wird, kann der IF-Link von ca 7 auf ca 5mm geschrumpft werden, dann würden zwei Links nebeneinander bei Zen 6 passen und damit die doppelte Datenrate. Wäre dann eine vermutlich zu Zen 5 inkompatible Lösung, aber in meinen Augen die aktuell wahrscheinlichste.

Es sei denn, man könnte in der Siliziumbrücke ein bisschen auffächern und so eben 5 auf 7mm Breite adaptieren, dann würde es doch passen. Aber man merkt an solchen Klimmzüge, warum ich das die ganze Zeit als 1%-Szenario bezeichne.

 

[ETI1120]

Ja das Zen5 wie er nun ist abrutscht Preislich ist klar, nur könnte ein AI Zen5 eben die launch UVPs der alten übernehmen und Zen6 wird darüber

Der AI Zen 5 heißt Gorgon Point und ist schon angekündigt. Lassen wir uns überraschen wie AMD Gorgon Point einordnet.

Die Luft nach oben ist dünn. Die einfachste Art und Weise nichts zu verkaufen ist zu hohe Preise zu verlangen.

Klar ist beim 24 Kern Teil muss AMD im Vergleich zum 16 Kern 9950X ein Stück nach oben. Aber oben wird die Luft auch dünn und letztendlich entscheiden die Käufer was sie bereit sind zu zahlen.

Das die Kunden nicht alles mitmachen hat sich beim desaströsen Launch von Ryzen 7000 gezeigt. AMD musste die Preise senken und hatte dann 2 Jahre lang sehr schlechte Margen bei Client. Kleinere Stückzahlen + kleinerere ASP, ...

Platziert, den nicht nur der der IOD wird teuer, auch der CCD wird es, das Zen6 Preislich nach oben geht sehe ich als Wahrscheinlich an.

Der Punkt ist doch ganz einfach. Der PC-Markt ist seit 2010 rückläufig. Der Hype von 2020/21 ist schnell verflogen.

Man wird einfach abwarten müssen wie sich die Stückzahlen entwickeln, fall die PC Preise steigen. Behalten halt die Leute ihre PCs länger. Oder kaufen sich keinen mehr, weil es heute auch ohne geht.

Ja aber der IOD soll auch von 6 auf 3nm gehen und die NPU und GPU sowie sicher noch einiges mehr wird da auch sehr gut skalieren so das der IOD dennoch kleiner bleiben könnte wie der alte auch mit NPU.

Der IOD wird nicht sonderlich skalieren. Der Witz an der der Sache war, dass AMD alles was schlecht skaliert in den IOD gepackt hat.

Was für einen IOD in 3 nm könnte sein, dass die PHY weniger Power brauchen. Aber gerade im Desktop ist das nicht relevant.
Bei der NPU sehe ich Argumente für und gegen und lasse mich überraschen.

Und doch ist sie das um eben das Copilot+ zu bekommen, den die Grafikkarten können es zwar ebenso haben aber keine NPU und bekommen somit auch nicht den Marketing "Vorteil"

AMD hat genügend Angebote die das Copilot+ Label bekommen. Die Käufer von den Desktop Ryzen meiden dieses Label eher.
Wer einen Desktop Ryzen kauft packt so oder so eine Grafikkarte dazu. Die haben mehr TOPS als jede NPU. Der erheblich höhere Verbrauch interessiert im Desktop niemanden.

Und dann benötigt die NPU einiges an Fläche. Also es gibt Argumente für und gegen.

Ich denke schon, im NB braucht es vor allem Effizienz im Ide Standby und auch ein USB4 sowie möglichst viele Sockel die Unterstützt werden, Fire Range ist alles andere als effizient, bietet kein USB4 und gibt es nur für den FL1 (vermute Mal irgendwas fehlt dem das er nicht auch als FP8 angeboten wird, denn passen würde das sicher auch )

Wenn ich mir anschaue was alles AMD fürs Notebook rausbringen soll, wird die Luft für einen Nachfolger von Fire Range ziemlich dünn.

Falls es stimmt dass man Medusa 1 mit den CCD verbinden kann ist ein Nachfolger von Fire Range sinnlos.
Und mit dieser Kombination hast Du übrigens auch Deinen Copilot+ PC.

Das sind aber die selben Dies, würde dann vielleicht den Marktanteil erhöhen, ja, nur verdient man mit geringeren Preisen auch weniger wenn die Basis die selbe ist.

Genauso ist AMD mit Hawk Point vorgegangen. Und auf einmal gab es jede Menge Notebooks mit einer Zen 4 APU. Komisch nicht?

Oder eben um die CCDs weiterhin auch für andere Produkte nutzen, was sicherlich wirtschaftlich sinnvoller und wahrscheinlicher ist.

Es gibt keine anderen Produkte mit diesen CCDs.

Es ist wirtschaftlich nicht sinnvoll in einen neu entworfenen IOD ein Bottleneck einzubauen und damit die Zen 6 Plattform einzubremsen. Vor allem dann nicht wenn klar ist dass deutlich mehr Speicherbandbreite verfügbar wird.

Es ist wirtschaftlich nicht sinnvoll Geld in ein Produkt zu investieren, das den Absatz der eigenen Spitzenprodukte kannibalisiert und AMD zwingt Zen 5 noch billiger anzubieten.

Das es ein vortest für Zen6 war ist anzunehmen und auch wenn der CCD nicht 100% mit der Zen6 Anbindung kompatibel ist, so wird man den auch mit nur 80-90% sicherlich an dem Zen6 IOD nutzen können sprich Zen6 hat einfach mehr Verbindungen zum IOD wie der Test Chip mit Zen5.

Es gibt nur 100 % kompatibel und inkompatibel.

Und die 100 % gibt es nicht einfach so. Was glaubst Du warum die Halbleiterhersteller mehr als 1 Jahr zwischen Tape Out und Verkaufsstart brauchen? Die müssen die Chips zum Laufen bekommen, Bugs finden und ausmerzen, die Firmware testen, ...

Chiplets sind keine Legosteine, die man einfach zusammensteckt und gut ist.

Als Einsteiger/Günstigere Version weiter verkaufen, AMD will und muss Geld verdienen und je mehr Auswahl sie anbieten desto besser für die Kunden, können das kaufen was am besten passt.

Geld verdient man damit dass man weniger ausgibt als man einnimmt. Geld auszugeben um die eigenen Einnahmen zu senken ist keine gute Idee.

Das müssen sie doch gar nicht, Zen6 wird mit "1000" Verbindungen an den IOD angebunden Zen5 hat nur "800" die aber identisch zu Zen6 sind und wird eben nur mit diesen angebunden, so können beide Ihre volle Leistung abliefern. Ist dann eben kein Teil deaktiviert CCD sondern eben IOD dazu noch GPU oder NPU, was auch immer deaktivieren und sie können auch Teildefekte iODs verkaufen.

Wir reden hier von Bussystemen die Daten parallel schieben. Und nicht davon wie man ein Stück Stoff zuschneidet.

Du kannst gerne weiter fabulieren, ich bin raus.

Wenn das Sea of Wires ein bisschen dichter wird,

Als High Yield sein Video veröffentlicht hat, indem er Strix Halo als Schaufenster für Zen 6 bezeichnet hat, gab es einen typisch aroganter Kommentar von androc_thurston/TDevelfish. Der Kommentar besagt AMD verwende Silicon Bridges für Zen 6. Auch im folgenden hat androc_thurston darauf beharrt.

Ich ging eigentlich von Fanout wie bei Strix Halo aus. Also habe ich Mal mit 250 l/mm nachgerechnet und kam ins grübeln. Aber ich habe nur mit einem Layer gerechnet, es sind aber mehrere Layer möglich.

Ich wurde auf meinen Fehler aufmerksam, als ich auf einen Artikel gestoßen bin, dass TSMC 2026 eine neue Version ihres Fanouts mit feineren Linen und mehr Layern bringen wird. Die Liniendichte würde IIRC von 900 l/mm auf 2200 l/mm steigen.

kann der IF-Link von ca 7 auf ca 5mm geschrumpft werden, dann würden zwei Links nebeneinander bei Zen 6 passen und damit die doppelte Datenrate.

Rot Datenrate in GB/s die theoretisch je classic CCD kommen können (Server: 8 Dies/ 8 Channel; Desktop: 2/2 und 1/2)
Grün Datenrate in GB/s die theoretisch je Dense CCD kommen können (8 Dies / 16 Channels)

Mit einem 32 Byte Bus und 2 GHz kommen 64 GB/s raus

Im SP8 reicht eine Verdoppelung nicht.

Es sei denn, man könnte in der Siliziumbrücke ein bisschen auffächern und so eben 5 auf 7mm Breite adaptieren, dann würde es doch passen.

So wie ich es verstehe bleibt es bei Fanout. Selbst androc_thurston/TDevelfish redet inzwischen von Fanout.

Aber man merkt an solchen Klimmzüge, warum ich das die ganze Zeit als 1%-Szenario bezeichne.

Und diese Klimmzüge kosten Geld und binden Ressourcen. Und letztendlich alles nur damit AMD weniger Zen 6 CPUs verkauft.

Die große Unbekannte ist, wie stark Zen 6 tatsächlich im Vergleich zu Zen 5 zulegt. Auf der inzwischen berühmten Folie von MLID stehen 10% mehr IPC für Zen 6. Und ob und wie weit es über die 6 GHz hinausgeht wird sich zeigen.

Die mehr Kerne machen sich auf dem Papier gut, aber wie viele Käufer werden tatsächlich CPUs über 12 Kerne kaufen?