News TSMC A13/A12-Fertigungsprozess: „1,2 nm“ mit Super Power Rail (ohne High-NA-EUV) ab 2029

[Volker]

Japp das hab ich auch gesehen. Und wenn es das 5200er noch nicht bringt .. das 5400er ist erst ab 2031 einsatzbereit, selbst laut ASML-Roadmap. Und die sind da meist noch optimistisch^^

 

[phanter]

Nein, die versuchen es mit Stiching. Das Feld wird 2 Mal belichtet und hat eine überlappung.

Stitching wird natürlich schon weit verbreitet angewandt. Aber stitching ist nicht nur teuer durch die verdopplung der Schritter sondern auch mehrer Prozess Schritte hinter state of the art, was strukturgrößen angeht.

Da gerade eigentlich alles zu chiplet design übergeht entweder auf CoWs, EMIB, etc... setzt würde ich mich sehr wundern wenn wir noch 800mm² monolithische designs für irgendwas bekommen.

 

[xexex]

Also hat Intel dieselbe Meinung wie TSMC: 1.4 nm ist mit 0.33 EUV + SALELE besser umsetzbar als High NA.

Wenn du mit 1,4nm den A14 Prozess meinst, dann ist überhaupt erst die Frage wie fein die Strukturen bei diesem Prozess sein werden. In der Folie wird zunächst einmal nur gesagt, ab 20nm ist selbst mit Multi-Patterning mit Problemen zu rechnen, falls man mit Low-NA Belichtern arbeitet.

Sicher ist nur, wie schon seit Jahren, hat A14 mit 1,4nm nichts am Hut, diese Schreibweise ist nicht nur verwirrend, sondern schlichtweg völlig falsch.

 

[ETI1120]

Wenn du mit 1,4nm den A14 Prozess meinst, dann ist überhaupt erst die Frage wie fein die Strukturen bei diesem Prozess sein werden. In der Folie wird zunächst einmal nur gesagt, ab 20nm ist selbst mit Multi-Patterning mit Problemen zu rechnen, falls man mit Low-NA Belichtern arbeitet.

In der Folie wird gezeigt dass das Risiko mit 0.55NA höher ist als mit 0.33NA und SALELE. Im übrigen ist Multipatterning bei EUV schon seit 3 nm üblich. Es ist also ein erprobtes Verfahren.

 

[Icke-ffm]

na wenn intel ende jahr mit highNAEUV kommt, dann könnte es die aktie in den nächsten jahren gut pushen

Selbst wenn, High NA Maschinen Kosten doppelt so viel wie die low NA und liefern nur die hälfte an Wafern, da müsste der Prozess der Damit gefertigt wird schon doppelt so gut sein wie der von TSMC um in Wirtschaftlich einsetzen zu können. Da TSMC nun sagt das es bis 2029 kein High NA nutzen will, sieht es für mich danach aus das es noch nicht wirklich Vorteile bringt die es rechtfertigen diese zu nutzen.
Und wenn es dann wirklich einen wirklichen Vorteil hat, ist es für TSMC ein leichtes die ASLM Produktion der HI NA Maschinen für 2-3Jahre auf einmal zu bestellen, womit Intel dann vielleicht 2-3Jahre Vorsprung und den besseren Prozess hat, diesen aber nicht mehr wirklich ausbauen kann, da die zu wenige geräte haben. Die entwickeln und Optimieren ja auch die HI NA Prozesse, das ist aber eh alles noch Jahre weit weg Low NA wird wohl bis Ende der 30iger den Hauptmarkt ausmachen bevor dann HI NA oder was anderes in den 40übernimmt

 

[cypeak]

über steigende kosten hat diese industrie und die kunden welche vorneweg die neuesten technologien für ihre designs haben wollten schon vor dem welchel auf euv geklagt.
ich entsinne mich welche krassen kostensteigerungsprognosen damals prophezeit wurden - wobei man heute lachen muss, denn die gpu's haben (teilweise aus ganz anderen grünedn) schon preise erreicht die man vor wenigen jahren für ziemlich unwahrscheinlich hielt.
nichtsdestotrotz sieht man dass im markt schlicht geld für bleeding edge technologien da ist und dass gerade jetzt in der ki-ära unternehmen bereit sind richtige summen auf den tisch zu legen um selbst kleine vorteile abzugreifen...

 

[the_IT_Guy]

Also ich weiß nicht wie es in Englisch oder Taiwanesich ist, aber 97% schrumpfen bedeutet was anderes als sie da gezeigt haben. Ich denke mal sie meinen auf 97% also um 3%. Ich denke "3% schrumpfen -> 6% Platzersparnis" wäre aus meiner Sicht sogar griffiger für die Folie gewesen.
Aber egal. Nitpicking :-)

Auch hier gespannt was am ende bei Rauskommt.

 

[k0ntr]

Intels meinst du?

intel wird an marktkapitalisierung amd wieder einholen, die aktie wird von heute mind 2-3x machen. wenn man letztes jahr gekauft hat, ist man jetzt schon bei 2-3x aber es geht erst recht los. finanzkrise sagt man auf ende jahr voraus, aber ich sage das dauert noch 2 jahre.

 

[ETI1120]

Also ich weiß nicht wie es in Englisch oder Taiwanesich ist, aber 97% schrumpfen bedeutet was anderes als sie da gezeigt haben. Ich denke mal sie meinen auf 97% also um 3%. Ich denke "3% schrumpfen -> 6% Platzersparnis" wäre aus meiner

Dann geh Mal an einen Kopierer. Da ist die Einstellung für von A3 auf A4 der Faktor 0,71.

Und genau so funktionionieren die Angaben des Shrinks. die Zeiten von 0,7 sind was die physikalischen Dimensionen anbelangt vorbei. Die 0,97 beziehen sich auf eine Dimension, 0,97 * 0,97 ergibt eine Flächenreduktion auf 0,941 also knapp 6%.

 

[BxBender]

Damit sagt TSMC ja nicht mehr, als dass ASMLs neueste Chipmachinen zu teuer sind, um sie zu nutzen.

ich frage mich nur, warum die das nicht trotzdem machen? weil dei Chips müssen gekauft werden, bei dann höheren preisen ergibt das mehr Umsatz udn demnach noch mehr Reingewinn, also besser ginge es ja nicht für die Firmenbilanz

 

[ETI1120]

@BxBender Weil 0.33NA und SALELE bessere Ergebnisse liefert als 0.55NA. Der teurere 0.55NA EUV Scanner hat niedrigeren Durchsatzt als der billigere 0.33NA EUV Scanner was den Nachteil von Multi Patterning (SALELE) wohl kompensiert.

Hinzu kommt dass ASML gar nicht die für TSMC erforderlichen Stückzahlen liefern kann. Außerdem ist klar dass die aktuelle Generation in wenigen Jahren durch eine komplett neue Architektur abgelöst wird.

Das Problem ist dass EUV von Stochastischen Fehlern geplagt wird. Die Tiefenschärfe von 0.55NA ist geringer als die von 0.33NA (physikalisches Gesetz) was dünnere Schichten an "Fotolack" erzwingt was wiederum das Problem mit den Stochastischen Fehlern bei EUV verschärft.

Da TSMC schon lange einen 0.55NA Scanner hat kann TSMC sehr wohl beurteilen wie der Yield bei 0.55NA ist.

Der Vergleich mit Intel und 10 nm ist falsch weil
- TSMC 0.33NA EUV und SALELE längst im Einsatz hat und man eben weiss bis zu welcher Feature Size es funktioniert.

- sich Intel beim Material der kleinsten Metallisierung Ebenen verzockt hat. Bei den Nachfolgeprozessen hat Intel Cobalt aufgegeben und ist auf Cobalt ummanteltes Kupfer umgestiegen. So wie es TSMC schon bei 7 nm verwendet hat.

 

[xexex]

Ich frage mich nur, warum die das nicht trotzdem machen?

Aus einem simplen Grund, ASMLs Auftragsbücher sind voll, der Rest primär Markenggeschwafel. Keine Firma wird sich dahinstellen und erzählen sie würde es lieber so oder so machen, aber bekommt derzeit noch nicht die Maschinen dafür. Also erzählt man etwas was positiv aussieht, die Technik ist noch nicht soweit, man kann seine Ziele mit vorhandenen Mitteln erreichen und spart dabei sogar noch Geld.

Die Aktionäre erfreut es, der Rest kann es eh nicht überprüfen, die Konkurrenz kann es derzeit auch nicht besser machen. Frühestens wenn Intel Chips in 14A mit High-NA herstellt und TSMC weiter auf bisherige Technik setzt, wird man sehen wie viel Wahrheit in der Aussage drin steckt. Bis Ende 2027 kann TSMC also noch erzählen was sie wollen.

 

[ETI1120]

Frühestens wenn Intel Chips in 14A mit High-NA herstellt und TSMC weiter auf bisherige Technik setzt, wird man sehen wie viel Wahrheit in der Aussage drin steckt.

Falls Intel bei 14A High-NA verwendet.

Wenn Du Dich erinnerst, hat Pat Gelsinger davon schwadroniert bei 18A High-NA einsetzen zu wollen.

 

[xexex]

Falls Intel bei 14A High-NA verwendet.

Alles deutet darauf hin und wurde mehrfach bestätigt. Wie viele Belichtungszyklen dabei mit High-NA Maschinen und wie viele mit "herkömmlichen" Belichtern gemacht werden, steht zwar noch nicht fest, das ist aber bei der bisherigen Prozessen auch nicht anders.

 

[ETI1120]

Alles deutet darauf hin und wurde mehrfach bestätigt.

Bei 18A hieß es auch eine Weile, dass Intel dafür 0.55NA EUV verwenden würde.

Dann im September 2023 hat Intel das Offensichtliche eingestanden: 18A wird mit 0.33NA EUV gemacht.

Und was wurde bis dahin fabuliert welch tollen Vorteil Intel davon hätte 0.55NA EUV bei 18A einzusetzen.

 

[xexex]

Bei 18A hieß es auch eine Weile, dass Intel dafür 0.55NA EUV verwenden würde.

Wir reden hier bestenfalls von Spekulationen und Gerüchten, nicht vor klaren Roadmaps oder?

Was hast du damit für ein Problem? Intel plant fest mit den High-NA Maschinen und haben die Grundlagen dafür bereits zu Pat Gelsinger "Ära" gelegt, als sie sich als erster in der Schlange für diese Geräte gestellt haben. TSMC will es hingegen ohne versuchen und in zwei Jahren wissen wir, wer auf das bessere Pferd gesetzt hat.

Sind alles plausible Möglichkeiten, TSMC geht hier halt den weg höherer Komplexität mit "traditionellen" Belichtern, Intel plant sich diese Komplexität zunächst zu sparen, nimmt dafür höhere Kosten für die Maschinen in Kauf.

https://newsletter.semianalysis.com/p/asml-dilemma-high-na-euv-is-worse

Technisch gesehen ist beides plausibel, der größte Teil ist Marketinggewäsch, als würde TSMC nicht genug Geld schaufeln. Es stellt sich aber kein Firmensprecher hin und sagt, dass sie noch nicht genug Belichter haben, sich zu spät in die Schlange gestellt haben oder schlichtweg auf eine billigere Lösung setzen. Ich wünsche auf jeden Fall beiden Firmen Erfolg, mit den jeweils unterschiedlichen Herangehensweisen, das ist das schöne an Konkurrenz.