News Wafer on Wafer von TSMC: Neue Stacking-Technologie verbindet direkt zwei Wafer

Volker

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#1

Jaypeg

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#2
Wahnsinn, was die Jungs und Mädels sich da immer Neues ausdenken. Ich bewundere den Einfallsreichtum in dieser Branche.
 

knoxxi

Commander
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#4
Klingt sehr spannend :)
 
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#5
@Wüstenfuchs89
Wenn ich es richtig verstehe, kann man so relativ viele Transistoren auf eine relativ kleine Fläche bringen. Statt eines riesigen Chips kann man so zwei kleine fertigen und relativ einfach stapeln. So verstehe ich das zumindest.
 

pipip

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#6
@Shoryuken94
Der obere Wafer befinden sich die eigentlichen Chip und im unteren Wafer sind quasi die Chips, die die oberen Chips verbinden, also so, wie es bei einem Interposer Substrat der Fall wäre. Man spart sich einfach den Schritt, die Chips in einer eigenen Straße auf ein Substrat anbringen zu müssen.
Blöd natürlich wenn im unteren Substrat fehler sind, und die Verbindungen nicht mehr passen, weil im oberen Chips dann vllt wirklich gute chips nicht mehr richtig kommunizieren (z.B)

Also bei Zen-Chips als Bsp wäre das so.

Wafer 1 ohne zusätzlichen Wafer = Ryzen
Wafer1 mit Wafer 2 (mit der oben beschrieben Methode) => Epyc ^^

So habe ich das verstanden.
 
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#7
Wow nimmt mich wunder wie die Waver zueinander so genau Positioniert werden können. denke hier muss sehr viel Aufwand betrieben werden.
 
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#8
Ist vielleicht ne blöde Frage, aber wozu wird das denn gemacht? Welche Vorteile ergeben sich?
Ich arbeite seit etwa 2 Jahren bei mir auf der Arbeit an einem ähnlichen Projekt auf 200 mm Wafern.
Folgende Vorteile kannder Prozess bieten:
- Die TSVs können kleiner sein als beim klassischen Prozess mit Stacking, bis zu 1 µm
- Wenn man den oberen Wafer dünnt (Schleifen & Ätzen) kann man den Waferverbund wie einen normalen Wafer weiter bearbeiten
- man kann auf Bumps und einen den Lötprozess verzichten --> weniger Schritte
- Die Wafer können aus unterschiedlichen Prozesstechnologien sein. Für CMOS hast du andere Prozesse als z.B. für Sensoren
- Beim klassischen Stacking wird Chip-auf-Wafer "geklebt", was natürlich länger dauert als wenn du Wafer auf Wafer "klebst"
Ergänzung ()

Gute Waferbonder schaffen Genauigkeiten deutlich kleiner 1µm
 
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Majestro1337

Lt. Commander
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#9
Hmm ich denke da spontan an: oben APU, unten L4 Cache.

Allerdings weiß ich nicht, wir es sich dann mit der Abwärme verhält...
 
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#10
Wüstenfuchs: Normalerweise werden gestapelte Chips so produziert, dass mehrere Dies übereinandergelegt werden, dazwischen Abstandshalter kommen und diese dann entweder durchkontaktiert werden, oder Leiterbahnen am Rand hochgezogen werden, je nach Einsatzgebiet. Durch diese Wafer-on-Wafer-Technologie entfällt zwischen 2 Schichten ein Abstandshalter. Da die Abstandshalter zwischen den Chips eine nicht unerhebliche Breite haben, ich schätze mal, diese sind so breit wie die Chips selbst, kann mit diesem WoW-Verfahren die Chip-Höhe um 25% reduziert werden. So könnten zum Beispiel VNAND-Stapel mit dieser Technik statt 64 nun 80 Schichten enthalten und der Chip wird trotzdem noch etwas kompakter.

Leider wird das Verfahren die Produktionskosten nicht senken, sondern sogar erhöhen, das dürfte also vorwiegend für Rechenzentren interessant sein, wo Chipdichte auch gerne mal Geld kosten darf. Für Prozessoren wegen der stark erhöhten Hitze/qm nicht relevant, könnten so Speicherchips wachsen und FPGAs Leistungsstärker werden. Zum Beispiel könnten so selbst mit der aktuellen Technik 2,8 TB große SSDs im M.2-Formfaktor 2280 möglich werden, wo die aktuelle Grenze noch bei 2TB liegt. Oder die FPGA-Leistung verdoppelt werden, dort wird meines Wissens noch gar keine Stapelung verwendet. Eventuell könnte das auch die Kapazität von Micro-SD-Karten erhöhen, hier bin ich aber nicht im Bilde, ob TSMC so etwas fertigt.

Aber rein Rechnerisch sinkt der Platzbedarf von Stapelchips um die Hälfte (aufgerundet) der Abstandshalter.

Neuartige Chips werden hier wohl nicht geschaffen, denn technisch sind derartige Lösungen bereits jetzt möglich. Und ob aus den geringeren Leitungswegen Leistungsvorteile für bestimmte Szenarien erwachsen, wage ich zu bezweifeln, da hier die Hitze ein größeres Problem werden kann. Ich für meinen Teil sehe nur die höhere Chipdichte als nennenswerten Vorteil, die aber allein wegen der Yields (Rate, mit der ein Chip erfolgreich produziert werden kann) deutlich teurer werden als Chips von ungestapelten Wafern.


Disclaimer: Ich habe einige Fachwörter durch weniger korrekte aber leichter verständliche deutsche Wörter ersetzt, um den Text verständlicher zu halten.
 

Nagilum99

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#13
Ist vielleicht ne blöde Frage, aber wozu wird das denn gemacht? Welche Vorteile ergeben sich?
Du kannst z.B. RAM-DIEs stacken, die sonst auf einem Modul keinen Platz fänden oder die Datenleitungen zu lang werden ließen oder Speicher näher an die Recheneinheiten bringen. Auf der einen Seite GPU/CPU/FPGA und sehr nah angebunden, dadurch noch latenzärmer als HBM, der Speicher.
Größenbedingt meist eher ein Cache o.ä. als der komplette Speicher. Hier wäre z.B. Intels EDRAM platzierbar. Aufgrund der Chipfläche wären dann auch Größen weit > 64 MB kein Problem.
 

Sheila_R

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#16
... Die TSVs können kleiner sein als beim klassischen Prozess mit Stacking, bis zu 1 µm
...
Wie willst Du denn 1µm kleine VIAS durch einen 300mm-Wafer ätzen?
Die sind >800µm dick. D.h. Aspektverhältnis von > 800:1.

Das höchste Aspektverhältnis, das ich mal geschafft habe (mit Gas-Wechse-l aka BOSCH-Prozess), waren 300:1.

Oder habt Ihr die Träger-Wafer vorher per CMP abgedünnt?
 
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#17
Nö. Einer größeren Stadt in NRW :)
Ergänzung ()

Erst auf etwa 100um geschliffen und dann kann man noch mit Plasma ganzflächig ätzen.
 
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#19
Der obere Wafer vom Waferverbund wird auf 100 µm geschliffen. Die Gesammtdicke ist dann bei 825 µm.

Mehr darf ich zum Prozess nicht sagen... ;-)
 
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