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NewsAMD Epyc Venice: Massenproduktion von 2-nm-Chips für AMD bei TSMC gestartet
Dazu fehlt mir sowohl fürs "schaffen" als auch fürs "anschaffen" die nötige Qualifikation, fürchte ich.
Ach ja, glaubst du wirklich, dass bei TSMC Niedriglohn gezahlt wird?
Dort sind hochbezahlte, top ausgebildete, international rekrutierte Fachkräfte am Werk.
neue Gaming Karten wird es sicher geben, nur zu welchen Preisen, ist halt die Frage.
solange die Speicherkriese anhält werden Gaming Karten sicherlich weiter teurer werden, denn die steigenden Kosten werden alle weitergeben, sowie den Produktzyklus für die next Gen GPUs rauszögern denn bei TSMC soll es ja auch nicht wirklich gut aussehen mit den 3&2nm Kapazitäten.
das wird sich Zeigen, aber um damit 20Mrd. allein in Diesem Jahr umzusetzten muss es Leistungsfähig sein, den Nvidia bekannt für überzogene Preise und wird die CPU sicher nicht verramschen.
Es ist ja auch eine witzige Meldung. Es wird halt nicht gesagt wann man mit dem Hochfahren angefangen hat. Das "today" bezieht sich eindeutig auf die Meldung.
Wenn AMD in Q3 Helios Racks ausliefern will, muss die Fertigung schon lange laufen.
Philste schrieb:
Meistens sind die Produkte schon lange bei den (Groß)Kunden gewesen, wenn das Produkt mit SKUs überhaupt mal vorgestellt wurde. Wenn jetzt erst der Ramp ist und Ende Juli die Vorstellung, ist es diesmal nicht so.
Wie @Volker sagt wird die Rampe noch eine Weile andauern. Diesmal kommt hinzu, dass TSMC die Fabs hochfährt.
Erste Prio hat Helios. Dann die Data Center Kunden für EPYC.
Philste schrieb:
Und auch wenn es zum 10ten mal von mir und anderen geschrieben wird: Es wird enorm interessant sein, zu erfahren, welcher Prozess es nun wirklich ist. Einige behaupten ja direkt N2P, aber der Zeitplan passt zu N2, der ja laut TSMC ein Prozess von 2025 ist. Aber bis zur Massenfertigung hat es immer bis in H2 des Folgejahres gedauert
Ich halte es für ein aufgebauschtes Thema. Es kommt nach und nach mehr Wafer Kapazität für 2 nm an den Start. D. h., auch AMD hat Anfang 2026 weniger Wafer Starts als Ende 2026. Also musste sich AMD gut überlegen mit wie vielen Dies AMD loslegt. IMO war für für das Classic CCD schlicht keine Kapazität übrig.
N2P soll erst im 2. Halbjahr 2025 in HVM. Das hat TSMC wiederholt gesagt.
Wenn AMD geplant hat mit den Classic CCDs zu einem Zeitpunkt zu starten zu dem N2P bereits verfügbar ist, wird AMD N2P verwenden. So wie jeder andere Kunde auch machen wird.
Aber N2P bedeutet auch dass die Classic Dies dementsprechend spät fertig werden. Laut TSMC hat die HVM von N2 in Q4 2026 begonnen und bis heute ist kein Produkt mit N2 auf dem Markt.
.Zusammen mit der Faustregel von 3 Monaten von Ramp bis " on shelf" bei Consumer Produkten muss der Ramp bei den ZEN5 CCDs sogar eher im April 2024 erfolgt sein.
Fabs werden auf maximale Auslastung der Maschinen betrieben und nicht auf möglichst schnellen Durchlauf der Wafer. Bis ein Wafer bei modernen Fabs Durchgelaufen hat, dauert es mehrere Monate.
Und dann hat man nur Wafer.
Es gibt die sogenannten Hot Lots, die schnell durchlaufen. Das bedeutet aber dass nicht alle Anlagen ausgelastet werden und dass die Fab weniger Wafer fertigen kann. Dementsprechend sind die Hot Lots sehr teuer.
Im übrigen gab es im November 2023 ein Post in einem chinesischen Forum, dass die Fertigung von Zen 5 begonnen hätte. Daher rührte auch die Erwartung dass Zen 5 im April 2024 startet.
Was illusorisch war, wie ich heute weiß. Ca 5 Monate ist allein die Durchlaufzeit in der Fab.
.
Philste schrieb:
Ganz optimistisch könnte es noch ein separater Launch Ende 2026 mit Verfügbarkeit Anfang 2027 werden.
Nicht nur kein Produkt, er hat TSMC nicht einmal Umsatz im Q1 gebracht, das zeigt gut auf wie lange doch die Vorlaufzeiten für neue Produkte sind und wenn AMD beim Zen6 Classic CCD wirklich auf N2P gesetzt hat, es Recht unwahrscheinlich ist das die Verfügbarkeit noch in 2026 erfolgt.gerade wenn Zen6Dence und Instruct wirklich so Boomen wie es Aktuell aussieht.
TSMC sagte, meine ich, das die 2nm Kapazität bis 2028 bereits ausgebucht ist und alle grossen mit Ausnahme von Nvidia darauf setzten.
Bei N3 das auch in Q4 in HVM ging und wo TSMC sogar eine kleine Feier abgehalten hat, hat TSMC im Financial Report Q2 20023 ein paar Millionen USD Umsatz mit 3 nm ausgewiesen.
Icke-ffm schrieb:
das zeigt gut auf wie lange doch die Vorlaufzeiten für neue Produkte sind und wenn AMD beim Zen6 Classic CCD wirklich auf N2P gesetzt hat, es Recht unwahrscheinlich ist das die Verfügbarkeit noch in 2026 erfolgt.gerade wenn Zen6Dence und Instruct wirklich so Boomen wie es Aktuell aussieht.
Man erfährt üblicherweise nur dass die Produktion läuft und eigentlich nie wann sie gestartet wurde.
Und nachdem die Wafer fertig sind, ist noch einiges bis zum fertigen Chip zu tun. Das sind Monate.
Deshalb habe ich von Anfang an gesagt wenn Zen 6 Classic in N2P kommt würde es 2027 werden. Damals habe ich aber die Möglichkeit ausgeblendet dass Classic und Dense zu verschiedene Terminen kommen und deshalb verschiedene Prozesse verendet werden.
Icke-ffm schrieb:
TSMC sagte, meine ich, das die 2nm Kapazität bis 2028 bereits ausgebucht ist und alle grossen mit Ausnahme von Nvidia darauf setzten.
Das Geschäftsmodell von TSMC ist es die Waferkapazitaet knapp zu halten. Nicht ausgelastete Kapazitäten kosten Unsummen. Zu wenig Waferkapazitaet zu haben, kostet TSMC Umsatz der unmittelbar der Konkurrenz zugute kommt.
AFAIK gibt es von TSMC kein Statement, dass TSMC ausgebucht wäre. Das Statement kommt von anderen. TSMC baut momentan massiv Waferkapazitaet in modernen Nodes auf. Ob da wirklich alles ausgebucht ist, wird man sehen.
Das Geschäftsmodell von TSMC ist es die Waferkapazitaet knapp zu halten. Nicht ausgelastete Kapazitäten kosten Unsummen. Zu wenig Waferkapazitaet zu haben, kostet TSMC Umsatz der unmittelbar der Konkurrenz zugute kommt.
Ja, aber in meinen Augen kann man das ganz gut von der Marge ableiten bis Q4/22 ist die Marge gestiegen, dann gesunken und hat erst im Q4/25 die vom Q4/22 eingeholt bzw. übertroffen.
Somit war bis dahin Überkapazitäten vorhanden, nun steigern sie die Margen weiter sprich Auslastung wieder gut, solange die Marge weiter steigt baut TSMC nicht genug aus um die Nachfrage Prognose bedienen zu können, stagniert sie ist man auf Kurs, fällt sie schalten sie wieder runter mit dem Ausbau und rüsten lieber um.
Ich vermute das TSMC bis Ende 2026 mehr 2nm Kapazitäten hat wie Intel und Samsung zusammen in Ihren jeweiligen top Notes
ETI1120 schrieb:
TSMC baut momentan massiv Waferkapazitaet in modernen Nodes auf. Ob da wirklich alles ausgebucht ist, wird man sehen.
Richtig, aber TSMC hat den riesen Vorteil das sie auch in 5&3nm schon riesige Kapazitäten haben die Recht Kostengünstig dann eben hochgerüstet werden und so ein größerer Vorteil für TSMC bei den Preisen und Ausbau diese besteht, denn Umrüsten geht schneller und ist günstiger wie ausbauen.
Das ist tatsächlich ganz normal. Bei CNC Maschinen von Okuma bspw. ist das auch. Du kannst die Maschine nicht ohne Einverständnis verkaufen bzw. der neue Käufer kann diese nicht in Betrieb nehmen, da die Maschinen auch unter anderem GPS Überwachung haben.
So wird unterbunden, dass die Maschinen in den Iran, Russland oder Nordkorea gehen bspw.
Ich halte es für ein aufgebauschtes Thema. Es kommt nach und nach mehr Wafer Kapazität für 2 nm an den Start. D. h., auch AMD hat Anfang 2026 weniger Wafer Starts als Ende 2026. Also musste sich AMD gut überlegen mit wie vielen Dies AMD loslegt. IMO war für für das Classic CCD schlicht keine Kapazität übrig
Das ist richtig, da habe ich mich unglücklich ausgedrückt. Und ja, es kann alles sein, aber dass AMD zu einem komplett zufälligen Zeitpunkt die Meldung raushaut, wäre auch wild. Das die Produktion nicht genau heute startet ist schon klar, aber zumindest grob in den letzten 2 Wochen hätte ich schon erwartet, sonst wäre das ja wieder kompletter Aktionärs-Nonsens
ETI1120 schrieb:
Was illusorisch war, wie ich heute weiß. Ca 5 Monate ist allein die Durchlaufzeit in der Fab.
Das ist krass und mehr als ich erwartet hätte. Dennoch würde das nichts daran ändern, dass die Massenproduktion von ZEN6 über 24 Monate nach der von ZEN5 angelaufen ist.
ETI1120 schrieb:
Wenn es stimmt dass die Zen 6 Classic CCDs mit N2P gefertigt werden, wird es 2026 nichts mehr geben und Anfang 2027 ist ebenso illusorisch.
Dazu ist mir jetzt beim Durchgehen der Artikel noch etwas aufgefallen: Und zwar hat AMD auf der CES gesagt, dass MI500 in 2027 auf einem "Advanced 2nm process" kommt. Also definitiv ein anderer Wortlaut als bei Venice und MI400, bei dem es immer nur "2nm process" hieß.
Selbst wenn wir jetzt plötzlich die oben genannte TSMC Regel ignorieren, stehen für 2027 (und 2026) nur N2P, N2X und A16 in der Roadmap. A16 kann man denke ich ausschließen, ich denke das wird eine reine entweder-odee Geschichte. Als Unternehmen sucht man sich pro Gen aus ob man Prozesse mit oder ohne BSPDN benutzt und bleibt dann dabei. Mal ganz abgesehen davon, dass man dann sicher direkt von "Sub 2nm Process" oder "1.6nm process" gesprochen hätte.
N2X gibt auch keinen Sinn. Warum sollte man für einen AI/HPC Beschleuniger, der eh schon 1500W+ braucht, einen auf Taktraten optimierten Prozess mit höheren Leckströmen verwenden?
Also bleibt schon nur N2P als AMDs "advanced" 2nm process. ZEN6 classic kommt also entweder ewig spät oder ebenso auf Vanilla N2.
Ja, aber in meinen Augen kann man das ganz gut von der Marge ableiten bis Q4/22 ist die Marge gestiegen, dann gesunken und hat erst im Q4/25 die vom Q4/22 eingeholt bzw. übertroffen.
Somit war bis dahin Überkapazitäten vorhanden,
Der 2. Teil der Geschichte ist, dass das Equipment der 7 nm Fabs inzwischen vollkommen abgeschrieben ist und dass schon ein guter Teil des Equipments bei 5nm abgeschrieben ist. AFAIU sind ist das 5 nm Equipment bis Ende 2027 abgeschrieben.
Der 3. Teil der Geschichte ist, dass das Hochfahren eines neuen Nodes die Margen drückt.
Icke-ffm schrieb:
solange die Marge weiter steigt baut TSMC nicht genug aus um die Nachfrage Prognose bedienen zu können, stagniert sie ist man auf Kurs, fällt sie schalten sie wieder runter mit dem Ausbau und rüsten lieber um.
Der Kapazitätsausbau selbst wirkt sich nicht auf die Gewinn- und Verlustrechnung aus. Erst wenn neue Kapazitäten Umsatz machen und die Abschreibung beginnt, wirken sie sich auf die Marge aus. Da beim Hochfahren der Kapazität keine 100 % Auslastung möglich ist, wird erst Mal die Marge gedrückt.
Sobald TSMC die ersten Umsätze mit 2nm ausweist beginnt, die Abschreibung auf dieses Equipment und es war sehr teuer. TSMC hat schon angekündigt, dass die Marge ab Q3 zurück geht.
Außerdem werden die Fabs außerhalb von Taiwan die Margen drücken.
Wendell Huang CFO TSMC im Q1 2026 Earnings Call
Looking ahead to the second half of the year, given the six factors that determine our profitability, there are a few puts and takes I would like to share. As we have said before, the initial ramp-up of our 2-nanometer technology will start to dilute our gross margin in the second half of this year, and we expect between 2% and 3% dilution for the full year of 2026.
Furthermore, as the scale of our overseas expansion grows, we continue to forecast the gross margin dilution from the ramp-up of overseas fabs in the next several years to be 2% to 3% in the early stages and widen to 3% to 4% in the latter stages.
...
Also, N3 gross margin is expected to cross over to the corporate average in second half 2026. ...
Ich interpretiere es so, dass die Umsätze mit N2 ab dem 3 Quartal kommen, und dann die Abschreibung auf das Equipment von N2 einsetzt.
TSMC baut momentan massiv aus. 2nm wird momentan in 5 Phasen*) hochgefahren, gleichzeitig an zwei Gigafabs. Bitte beachten die Anzahl der Wafer ist um 45 % höher.
2023 hat nur Apple N3 verwendet. 2026 sind es mehr Kunden.
Was TSMC Phasen nennt, wenn andere Fabs. Fab 52 und Fab 62 von Intel in Chandler Arizona wären mit der TSMC Nomenklatur 2 Phasen einer Giga Fab. Wobei TSMC anstrebt je Giga Fab mindestens 4 Phasen hinzustellen. Und wenn ich richtig gemessen habe ist das gebäude von Fab 52 halb so groß wie das einer Phase von TSMC.
Icke-ffm schrieb:
Ich vermute das TSMC bis Ende 2026 mehr 2nm Kapazitäten hat wie Intel und Samsung zusammen in Ihren jeweiligen top Notes
AFAIU wird bei TSMC bis Ende 2026/Anfang die Fertigung bei 5 Fabs hochgefahren.
Wir werden es mitbekommen, ob Intel Fab 62 für 18A ausrüstet.
Samsung warte ich in Ruhe ab.
Icke-ffm schrieb:
Richtig, aber TSMC hat den riesen Vorteil das sie auch in 5&3nm schon riesige Kapazitäten haben die Recht Kostengünstig dann eben hochgerüstet werden und so ein größerer Vorteil für TSMC bei den Preisen und Ausbau diese besteht, denn Umrüsten geht schneller und ist günstiger wie ausbauen.
TSMC wird die Waferkapazität für N3 weiter ausbauen und nicht in N2 konvertieren.
C. C. Wei CEO TSMC im earnings call Q1 2026:
Next, let me talk about our N2 capacity expansion plan. Our practice is to prioritize the land in Taiwan to support the fast ramp of our newest node due to the need for tight integration with R&D operations. Today, our new node, N2, has already entered high-volume manufacturing in the fourth quarter of 2025 with good yield. N2 is ramping successfully in multiple phases at both Hsinchu and Kaohsiung site, supported by strong demand from both smartphone and HPC/AI applications.
With our strategy of continuous enhancement, such as N2P and A16, we expect our N2 family to be another large and long-lasting node for TSMC.
Now let me talk about TSMC's global N3 capacity expansion plan. Historically, we do not add additional capacity to a node once it reaches its targeted capacity. However, as a foundry, our first responsibility is to provide our customers with the most advanced technologies and necessary capacity to unleash their innovations.
Based on our assessment, to meet the strong demand in AI applications, we are stepping up our CapEx investment to increase our N3 capacity. Thus, we are now executing a global capacity plan to support the robust multiyear pipeline of demand for 3-nanometer technologies, which are used by smartphone, HPC/AI, including HBM base dies, automotive and IoT customers.
In Taiwan, we are adding a new 3-nanometer fab to our GIGAFAB cluster in Tainan Science Park. Volume production is scheduled for the first half of 2027. In Arizona, our second fab will also utilize 3-nanometer technologies. Construction is already complete and volume production will begin in the second half of 2027. In Japan, we now plan to utilize 3-nanometer technology in our second fab and volume
production is scheduled in 2028.
In addition to all the new fabs, we continue to convert 5-nanometer tools to support 3-nanometer capacity in Tainan. We are also leveraging our manufacturing excellence to drive greater productivity across our fab in all locations to generate more wafer output. We are also focusing on capacity optimization across nodes, which includes flexible capacity support among the N7, N5 and N3 nodes. Thus, we are using multiple
levers to do everything we can, wherever we can, however we can to maximize the support to all our customers across all platforms. Also, let me emphasize that while the capacity is tight, we do not pick-and-choose or play favorites among our customers.
Noch nicht ! Aber ja, er sagte aber eben auch das 3nm im 2Halbjahr die Durchschnittsmarge erreicht, und das obwohl weiter ausgebaut wird, sprich dieser Ausbau drückt die Marge nicht mehr und unterstützt den 2nm Ausbau wo es wohl dauert bis es soweit ist, der Plan wird aber sicher sein das 3&2nm die durchschnittliche Marge weiter anheben.
USA Fab läuft bereits und verwässert/drückt die Marge somit schon. (Meine ich)
Und das die Marge gedrückt wird wenn Hochgefahren wird ist klar, da aktuell aber 5&3nm auch prächtig laufen und die Margen steigern wird das im Idealfall reichen die Marge zu halten, auch wenn sie durch das hochfahren belastet wird. Aber das wird sich zeigen.
Das TSMC aktuell 7>5 und 5>3 umrüstet um flexibler zu sein wird ebenso Margen drücken, und all das wird man irgendwann auch zu 2nm. Probieren können.
ETI1120 schrieb:
PS: ich schreibe durchweg Equipment, weil ich nicht weiß ob auch die Gebäude in 5 Jahren abgeschrieben werden.
Ich kann mir kaum vorstellen das die Gebäude die selbe Abschreibungszeit haben wie das Equipment, die müssten länger sein, allerdings sind die Kosten für Land und Gebäude bezogen auf die Nutzungsdauer auch kaum relevant denn eine Fab/Phase wird wohl nichtmal 10% des Equipments ausmachen. Und die Ländereien verlieren keinen Wert.
Der erste Prozess eines neuen Nodes wurde immer vom iPhone SoC verwendet. Also hat TSMC den Start der HVM so platziert, dass er rechtzeitig fürs iPhone liegt. Da die Prozesse aufwendiger wurden, ist der Start von Q1 des Jahres auf Q4 des Vorjahres gerutscht.
Mir ist übrigens wieder eingefallen, dass TSMC ab 2024 gesagt hat, dass der Ramp up von N2 dem Ramp up von N3 entspricht.
Philste schrieb:
Das ist richtig, da habe ich mich unglücklich ausgedrückt. Und ja, es kann alles sein, aber dass AMD zu einem komplett zufälligen Zeitpunkt die Meldung raushaut, wäre auch wild. Das die Produktion nicht genau heute startet ist schon klar, aber zumindest grob in den letzten 2 Wochen hätte ich schon erwartet, sonst wäre das ja wieder kompletter Aktionärs-Nonsens
Der Termin hat IMO rein gar nichts mit dem Start der HVM zu tun, die muss schon Monate zurückliegen wenn AMD den Zeitplan mit Helios einhalten will.
Wenn die HVM erst kürzlich begonnen hätte, könnte AMD Helios IMO erst im ersten Quartal 2027 ausliefern. Wafer => Testing + Binning => Advanced Packaging => Testing => Bestückung der Main Boards => Montage und Bestückung der Racks => Testing => Delivery
AMD hat wiederholt der Beginn der Ramp von Helios in Q3 2026 angekündigt mit ersten Umsatz in Q3 und einer massiven Ramp up im 4. Quartal.
Der Termin ist allerdings nicht zufällig.
AMD hat am 20. Mai 2 Pressemeldungen veröffentlicht.
In der ersten Pressemitteilung erklärt AMD 10 Milliarden USD in die Zusammenarbeit mit Serverhersteller, Mainboardhersteller, Anbietern von Substraten und auch OSATs zu investieren.
Gerade die Zusammenarbeit mit den OSAT wirft Fragen auf wie es mit der Zusammenarbeit bei Advanced Packaging von AMD und TSMC weitergeht. Deshalb dieser Absatz in der 2. Pressemeldung:
AMD and TSMC’s partnership spans the technologies needed to scale modern data center computing, from TSMC 2nm process technology for next-generation CPUs to advanced packaging technologies, including TSMC’s SoIC®-X and CoWoS®-L, used across AMD’s broader AI and data center portfolio. With “Venice” ramping on TSMC 2nm, AMD is advancing the CPU foundation for AI infrastructure while continuing to leverage TSMC’s process and packaging leadership to deliver increasingly integrated compute platforms at scale.
Wenn ich beide Pressemitteilungen nebeneinanderlege komme ich zu folgender Interpretation: AMD verwendet
CoWoS-L für die MI400
EFB und panel-based EFB für Venice, wie die beiden Varianten von EFB zusammenpassen kann ich nicht einordnen.
Venice wird also EFB (Elevated Fanot Bridge, wie bei MI200) verwenden. Statements zu ASE/SPIL und zu PTI. Wobei bei PTI (Power Tech Inc.) von "panel-based EFB" die Rede ist.
EFB ecosystem development: AMD is collaborating with Taiwan-based ASE and SPIL, as well as other industry partners, to develop and qualify next-generation wafer-based 2.5D bridge interconnect technology. EFB architecture increases interconnect bandwidth and improves power efficiency, supporting “Venice” CPUs. These improvements translate into faster, more efficient systems capable of delivering greater performance-per-watt while operating within real-world power and cooling constraints.
Panel-based innovation with PTI: AMD has achieved a major milestone with PTI by qualifying the industry’s first 2.5D panel-based EFB interconnect. The technology supports high-bandwidth interconnect at scale, allowing customers to deploy more efficient AI systems while improving overall economics.
ASE und SPIL gehören beide zur ASE Holding. PTI ist ein anderes Unternehmen.
Die Frage ist auch wo die Siliziumbrücken verbaut sind. Nur zwischen den beiden IODs oder auch zwischen den IODs und CCDs.
Philste schrieb:
Das ist krass und mehr als ich erwartet hätte. Dennoch würde das nichts daran ändern, dass die Massenproduktion von ZEN6 über 24 Monate nach der von ZEN5 angelaufen ist.
Die Prozesse werden aufwändiger. Also brauchen die Wafer länger.
Zen 5 hat einen eingefahrenen Prozess verwendet, Zen 6 einen neuen Node. Wie lange jetzt der Anstand bei Zen 6 war ist nicht mehr relevant. Sehr relevant wird es sein, wie der Abstand zu Zen 7 und Zen 8 ist. Wenn AMD das Tempo nicht hochschraubt kann es sich AMD eher früher als später schenken neue Kerne zu veröffentlichen.
Philste schrieb:
Dazu ist mir jetzt beim Durchgehen der Artikel noch etwas aufgefallen: Und zwar hat AMD auf der CES gesagt, dass MI500 in 2027 auf einem "Advanced 2nm process" kommt. Also definitiv ein anderer Wortlaut als bei Venice und MI400, bei dem es immer nur "2nm process" hieß.
Wir können die Regel nicht ignorieren, weil es keine Zeitmaschine gibt. Die Wafer laufen mehrere Monate durch die Fab und bis die eigentlichen Chips im Rack verbaut sind sind noch Mal ein paar Monate fällig.
Nach allem was AMD erzählt muss die MI500 im Sommer 2027 fertig sein. Die HVM der Wafer muss 2026 starten, sonst ist das nicht möglich. Auf der Roadmap von TSMC steht für 2026 nur N2P.
A16 ist in der aktuellen Roadmap unter N2X im Jahr 2027 eingetragen. Letztes Jahr hieß es noch A16 wäre 2. Halbjahr 2026. Im Abstrakt zum Vortrag zu A16 im VLSI Symposium steht Q4 2026.
Bei N2X wurde immer für 2027 genannt.
AFAIK wurde A16 für Nvidia aufgelegt und soll für Feynman verwendet werden. Über andere Kunden von A16 habe ich nichts gehört. Aber A16 mit BSPDN passt sehr gut fürs 3D Stacking.
Philste schrieb:
A16 kann man denke ich ausschließen, ich denke das wird eine reine entweder-odee Geschichte.
Es geht bei der Formulierung "Advanced 2 nm" darum nicht genau zu sagen welchen Prozess man verwendet. Bei Deinen Varianten könnte AMD auch gleich "A16" hinschreiben.
Philste schrieb:
N2X gibt auch keinen Sinn. Warum sollte man für einen AI/HPC Beschleuniger, der eh schon 1500W+ braucht, einen auf Taktraten optimierten Prozess mit höheren Leckströmen verwenden?
Ich kenne keinen der einen X-Prozess verwendet. Das Statement von Qualcomm, dass sie N3X verwenden passt IMO hinten und vorne nicht. Was Qualcomm beschreibt ist FinFET und FinFET gibt es für N3E und N3P. Auch hier gilt, wieso sollte man für einen Kern der ein bisschen über 4 GHz taktet N3X verwenden?
Philste schrieb:
Also bleibt schon nur N2P als AMDs "advanced" 2nm process.
Abgeschriebenes Equiment weiter zu verwenden und voll auszulasten wirkt sich positiv auf die Marge aus. So wie sich C. C. Wei geäußert hat, werden sich Umbauarbeiten in Grenzen halten, ...
Icke-ffm schrieb:
Ich kann mir kaum vorstellen das die Gebäude die selbe Abschreibungszeit haben wie das Equipment,
Also kurz gesagt. Man darf sich nicht vorstellen, dass eine Chipproduktion nur ein Einschalten der Geräte ist. Oder wie eine Kochplatte und schon kann man kochen
Durch die aktuellen RAM- und SSD-Preise kommt der DIY-Markt - und der ist für AMD "wichtiger" als für Intel - zum erliegen. Wer nicht gerade kaufen muss oder will, wird Neuanschaffungen verschieben. Bleiben die Aufrüster, da werden aber nicht alle so verrückt sein wie ich.
.
Und ich nur damit die Preise der aktuellen CPUs weiter sinken. Das ist weitsichtiger als auf die neuen Zen 6 gen zu hoffen weil die Leistung bei Zen 5 ist ja klar und wird sich nicht mehr ändern. Man kauft also die Katze nicht mehr in den Sack.
Es gibt aber einen realen Termin, der jetzt sein könnte: die ersten HVM-Wafer sind fertig und gehen weiter ans Packaging. Für AMD ist ja irrelevant, wann die Wafer in der Fab starten, AMD interessiert sich ja letztlich nur für fertige Wafer.
Oder anders gesagt, jetzt startet die HVM der eigentlichen CPUs, nicht die der Wafer.
Apple bekommt die Wafer auch nicht erst im September. Auch bei Apple benötigt die Fertigung Vorlaufzeiten und Apple muss enorme Stückzahlen zum Launch verfügbar haben.
Aber so wie es aussieht wird AMD zuerst ankündigen und die fertigen Produkte könnten ein bisschen früher kommen.
Aber Helios wird langsam hochgefahren und hat bei weitem nicht die Stückzahlen wie das iPhone.
dennoch sind sie nicht umsonnst und auch die Umbau Kosten werden sie kaum als Wartungskosten direkt abschreiben schätze mal einen alten scanner hochzurüsten wird auch 20-50Mil Kosten.
7nm wurde mit NXE3400c hergestellt.
5 und wohl gröstenteils auch 3nm dann mit NXE3600d
2nm NXE3800e
wenn sie nun die 7nm aufrüsten kann ich mir kaum vorstellen das sie nur auf den 3600d hochrüsten sondern gleich auch den aktuellen. was sonnst an tools unterschiedlich ist wird eben auf 5nm umgerüstet, aber die Hauptkosten werden die ALSM Geräte verursachen, aber klar nur eine vermutung.
in Grenzen halten ist halt relativ, wenn er nun 4abgeschriebene geräte zum Preis einer neuen bekommt ist das auch günstig denn die können ja nicht nur einen teureren Note herstellen sondern auch deutlicch mehr Wafer belichten
