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NewsNeue AMD-APU: Medusa Point mit 10 Kernen im Geekbench gesichtet
Ein bisher unbekannter AMD-Prozessor taucht in der Geekbench-Datenbank auf. Die Kennung weist in Richtung Medusa Point, die neue APU-Familie für Notebooks. Die 10 Kerne des Engineering Samples geben allerdings noch Rätsel auf, wenngleich sie zu einigen Gerüchten passen könnten.
Wenn ich für jede Kaffesatz-Leserei-Bullshit-News, a la "Hesteller XY bringt nach Modell n ein neues Modell n+1 raus" eine News mit echter Relevanz hätte, oder Gott bewahre einen echten Hardware-Test, oder meinetwegen einen Software-Test, was wäre das bloß für eine Welt?
@Weyoun das .75 hat sich Computerbase ausgedacht. Sinnig wäre 3.7, aber noch ist nichts offiziell. Schauen wir mal. Ich finde die Bezeichnung 3.5+ jedenfalls deutet auf GFX1170 also RDNA 3.7 auch genannt RDNA 4m hin
Nach dem bisherigen AMD-Verfahren stimmt das ja auch, aber die kommende Methode sollte dass behoben haben. Immerhin sprechen die Gerüchte ja auch von der Möglichkeit, weitere 12C anzubinden. Intel hat es immerhin geschafft, es wäre für AMD hinderlich, wenn sie nicht nachziehen.
ETI1120 schrieb:
Dieser Eintrag ist der erste halbwegs nachvollziehbare Hinweis auf die LP Kerne. Was immer diese auch sind.
Weiter komprimierte dense-Kerne, die weniger Takt und Cache haben/liefern können und letzterer vom großen L3-Cache getrennt ist? Möglicherweise auch in der Architektur irgendwie downsized, aber sie können es sich nicht leisten, denselben Fauxpas wie Intel mit AVX-512 zu verbocken.
Zwar wird bei mir nie ein Notebook den Desktop komplett ersetzen, aber bei den Games die ich teils spiele wäre ein Notebook mit brauchbarer Leistung ausreichend.
Was mich aber immer wieder abschreckt ist die Lautstärker vieler Notebooks beim Gaming, selbst wenn nur eine APU ohne dGPU verbaut ist
Da hat sich ein Tippfehler eingeschlichen, das sind "nur" 33% mehr @MichaG
Aber spannend. AMD hat bisher noch keine dreistufige CPU-Architektur, oder? Ich freue mich schon auf erste Tests zum Thema Effizienz
Möglicherweise auch in der Architektur irgendwie downsized, aber sie können es sich nicht leisten, denselben Fauxpas wie Intel mit AVX-512 zu verbocken.
Zen5 kann AVX512 und davon werden sie nicht abkommen, aber den Trick AVX512 in 2x 256bit zerlegen nutzen die 5c Kerne ja bereits.
An sich könnte man Zen5 das Frontend halbieren von 2x 4fach Decode, 2x 6fach µOpCache auf jeweils nur noch einfach. Hälfte der Executionports weg und die Kerne wären deutlich kleiner und die Kerne wären immer noch halbwegs flott. SMT würde entfallen.
apu mit nem desktop ccd und nem apu chip?
kann ich dann auch ne desktop cpu mit einem ccd und nem gpu chip bekommen? oder anstelle des 2. ccds dort noch nen extra cache paket als L4? natürlich mit x3d auf dem normalen.
wobei ich mir schon was mit mehr wie 8 cus wünschen würde...aber auch nich unbedingt nen ai max+ pro super ti mega für 12 nieren kaufen will...
Gerüchte besagen, dass es zwei APU-"I/O"-Dies geben wird mit den LP und anderen Kernen und je nachdem kommt da dann noch ein CPU-CCD dran für massiv Kerne oder ein GPU-CCD für entsprechende Grafikleistung. Medusa Halo wird dann nochmal ein Produkt für sich.
Aber die Infos sind auch schon über ein halbes Jahr alt und man wird sehen, wie viel Wahrheit da dran ist.
Das Thema hatten wir schon in den eigentlichen Ankündigungen zur Genüge: Es gibt keinen Grund sich die Mühe zu machen was neueres zu verbauen. Jeder Office-Kiste reicht das und die Dinger, die wirklich GPU-Leistung brauchen, müssen eh eine separate GPU angebaut bekommen mit schnelleren bzw. eigenem Speicher. Denn jede iGPU ohne eine eigene Speicheranbindung wie bei den Halo-Produkten oder den neuen Arc-Lösungen ist eh zu lahm. Das sieht man ja auch an den Arc-Tests, wie gut die mit LPDDR5X ist und wie sehr die einbricht bei normalen SO-DIMMs.
Nach dem bisherigen AMD-Verfahren stimmt das ja auch, aber die kommende Methode sollte dass behoben haben. Immerhin sprechen die Gerüchte ja auch von der Möglichkeit, weitere 12C anzubinden. Intel hat es immerhin geschafft, es wäre für AMD hinderlich, wenn sie nicht nachziehen.
Wenn man dem Eintrag trauen kann ist alles in einem CCX mit 32 MByte SRAM.
Das wäre doch witzig einfach denselben Kern mit den Ziel Frequenzen 6, 4 und 2 GHz.
Deinorius schrieb:
Möglicherweise auch in der Architektur irgendwie downsized, aber sie können es sich nicht leisten, denselben Fauxpas wie Intel mit AVX-512 zu verbocken.
Das Aufsplitten der ISA war ein strategischer Fehler von Intel. Das bei Alder Lake war nur die Krönung.
Man kann die Microarchitektur abspecken und trotzdem dieselbe ISA haben.
Das Problem mit dem Abspecken der Microarchitektur ist, dass dabei meist die Effizienz von Bord geht. D.h. die Kerne sind nur für kleine Lasten zu gebrauchen. Wenn sie wirklich gefordert werden fangen sie an zu schlucken.
