Ach ja ganz interessant was die Performance angeht, H200 vs MI300X:
https://x.com/OmerShlomovits/status/2043769553323257872
https://x.com/OmerShlomovits/status/2043769553323257872
Notiz Zen 6 + Instinct: AMD Advancing AI 2026 startet am 22. Juli
- Ersteller Volker
- Erstellt am
- Zur Notiz: Zen 6 + Instinct: AMD Advancing AI 2026 startet am 22. Juli
Und das ist der Punkt warum ich die Geschichte AMD geht mit Zen 7 auf A14 nicht so recht glaube.Nightspider schrieb:
- Nach allem was AMD erzählt muss AMD Venice im Q3 2026 ausliefern können.
- Nach allem was AMD erzählt, müssen MI500 und MI600 samt Serverplattform jeweils im Q3 von 2027 bzw. 2028 ausgeliefert werden.
- Das heißt Florence (Zen 7) muss im Q3 2028 verfügbar sein.
Hinzu kommt, dass alle 24 Monate einen neuen CPU-Kern herauszubringen zwangsläufig dazu führt dass AMD abgehängt wird. Die Konkurrenz ist im 12- bzw 18 Monatsrythmus und da muss AMD auch wieder hin. Diese 24 Monate noch mal zu verlängern, wäre der Anfang vom Ende.
TSMC hat den Sprung auf neue Nodes auf 3 Jahre verlängert, und gleichzeitig werden die Sprünge zwischen den Nodes immer kleiner. TSMC bietet jedes Jahr einen neuen Prozess an, der eine kleine Verbesserung zum Vorjahresprozess bietet. Es gibt keinen Grund mit der veröffentlichung eines Produktes zu warten, bis TSMC einen Prozess anbietet. AFAIU läuft die Sache genau anders herum. AMD entscheidet sich bei jedem Produkt für einen der zum geplanten Termin verfügbaren Prozesse.
In Zukunft fährt TSMC zwei Schienen eine Linie ohne BSPDN (N2, A14, A10) und eine mit BSPN (A16, A12, ...)
Ich glaube nicht, dass TSMC die Zeit zwischen den Nodes wieder auf 2 Jahre verkürzt. Nichts dergleichen hat AMD angekündigt. Außerdem erwarte ich, dass der Mobilphone Node A14 auf den Releaserythmus von Apple passt, also Ende 2028 in HVM geht, so dass das iPhone SoC für 2029 rechtzeitig in der erforderlichen Stückzahl bereitsteht.
Ich finde A14 ist maßlos überbewertet. Neue Nodes werden weiterhin einen Beitrag leisten PPAC zu verbessern. Aber dieser Beitrag ist deutlich kleiner als früher. Heute werden Dichtesteigerung von 20 % von Node zu Node als Errungenschaft gefeiert. In der guten alten Zeit des Dennard Scaling waren es 100 %. Und die Frequenz skalierte ganz einfach mit der reduzierten Gate-Länge ...
Das heißt die Halbleiterfertigung liefert einen immer kleineren Beitrag zur Verbesserung der Halbleiter. Daher kommt das Gerede Moore`s Law sei tot. Moore`s Law ist nicht tot weil Advanced Packaging in die Rolle des Technologietreibers schlüpft. Der Ryzen X3D ist nur ein winziger erster Schritt. Es geht erst so richtig los.
IMO passt BSPDN, für das was AMD mit Hybrid Bonding und 3D-Stacking machen wird*), wie der Deckel auf seinen Topf. Deswegen wäre ich sehr überrascht wenn AMD A16 nicht einsetzen würde. Und was bringt A14 im Vergleich zu A16? A16 wird laut der Roadmap rechtzeitig für Florence und MI600 fertig. Bei A14 funktioniert es IMO selbst dann nicht, wenn TSMC im Januar 2028 mit der HVM startet. Dieselben Gerüchte die besagen dass es A14 werden soll sagen auch dass Florence den L3 auf einem anderen Die hat.
*) Seit Lisa Su auf der Computex 2021 den 3D V-Cash vorgestellt hat, ist AMD ziemlich deutlich in der Aussage, dass Hybrid Bonding und 3D Stacking die Zukunft sein wird. Wenn SRAM nicht mehr skaliert dann wandert der SRAM eben auf einen anderen Die. Wenn der SRAM Face-to-Face angeordnet wird, sind keine TSV für diese Verbingungen erforderlich. Bei Face-to-Face werden die Metallisierungen (BEOL) beider Dies zu einer gemeinsamen Metallisierung. Somit verwischen sich die Grenzen zwischen den Dies. Ich habe mit Absicht SRAM und nicht L3 geschrieben.
Wenn das SRAM auf einem anderen Die ausgelagert ist, ist es auch egal ob der Speicher mit einem Logik-prozess hergestellt wird oder ein Prozess verwendet wird der nicht logikkompatibel ist. Damit eröffnen sich eventuell Optionen anstatt SRAM eine andere Speicherzelle zu verwenden, die höhere Bitdichte liefert und weniger Power benötigt.
Die MI300 war das Posterchild von TSMC wenn TSMC die eigenen Fähigkeiten beim Advanced Packaging angepriesen hat.
Es wird sehr interessant zu sehen sein, auf was denn ZEN6 nun wirklich basiert: N2 oder N2P? Die üblichen Verdächtigen aus dem Anandtech-Forum behaupten ja, dass AMD und Intel und generell alle direkt N2P einsetzen und der Ursprüngliche N2-Prozess komplett ohne Abnehmer bleibt.ETI1120 schrieb:
N2 ist auf TSMCs Roadmap bei 2025, N2P bei 2026. Ist es N2P, was AMD und Intel in der zweiten Hälfte 2026 in Massen in CPUs verwenden, dann wäre die Tür für A14 Ende 2028 doch wieder weit offen.
Generell stehen für 2025 drei Highend-Prozesse auf der TSMC Roadmap: N2, N3P und N3X. N3P kam in Masse im 4ten Quartal 2025, N3X kommt jetzt in Form des Snapdragon X2 Elite Extreme tröpfchenweise in den Markt und in Sachen N2 tut sich noch gar nichts. Daraus lässt sich also auch kein Bild erstellen, da muss man drauf hoffen, dass AMD wenigstens zur Computex schonmal in der Hinsicht genauer wird.
Ich denke aber sogar, dass die Zeiten vorbei sind, und sie bei ZEN6 generell nicht genauer als "2nm Node" werden. Und wer weiß, vielleicht kommt doch noch die Riesen-Überraschung und ZEN6 classic setzt gar noch auf einen N3-Node. Bis jetzt hat man nur die Dense-CCDs gezeigt, sodass der Eindruck entsteht, dass diese mehr denn je der Star sind. Die Gerüchte, dass der große Sockel ausschließlich Dense-Kerne nutzen wird, hält sich ja auch hartnäckig. Warum also nicht N3P-CCDs für den kleineren (und günstigeren) Sockel, was dann auch N3P für den Desktop bedeuten würde?
Der Grundkörper der APUs soll ja sowieso N3P sein und ich kann mir auch nicht vorstellen, dass es in AMDs Sinn ist, bei den Consumer Produkten so eine 2 Klassen Gesellschaft aufzubauen. Diese ganzen Medusa Gerüchte mit N3P Grundkörper und angeflanschten N2P-CCD sind schon sehr seltsam.
Zuletzt bearbeitet:
Venice basiert auf allem was AMD zu Helios gesagt hat auf N2, weil N2P zeitlich unmöglich ist.Philste schrieb:
Die Frage ist, wann kommen die CPUs mit dem Zen 6 classic CCD auf den Markt? Alles was AMD bisher zu Venice gezeigt hat, war Venice im Sockel SP7. Und da sollen ausschließlich die Dense CCDs zum Einsatz kommen.
Falls TSMC sehr früh in Q3 mit der HVM von N2P beginnt, wäre es möglich, dass AMD in Q1 2027 mit Ryzen in N2P auf den Markt kommt.
Was schlicht und einfach Unsinn ist.Philste schrieb:
- Glaubst Du AMD sagt am 22 Juli "April April" wir bringen Helios ohne Venice? Oder noch besser AMD sagt, wir haben es uns überlegt weil wir N2P nehmen wollen bringen wir Helios doch erst 2027?
- Glaubst Du Apple bringt noch Mal das Spitzen iPhone mit N3P raus?
Glaubst Du TSMC fährt die Fabs im Volldampf hoch und produziert nur leere Wafer? Oder könnte es sein dass TSMC mit Volldampf das IPhone SoC, die CCDs von Venice und die XCDs von MI400 und noch ein paar andere Dies herstellt?
Meine Meinung ist, N2P ist der Prozess für das Apple iPhone SoC im Jahr 2027 und TSMC wird im Q4 2026 mit N2P in HVM gehen.
Die üblichen Verdächtigen haben auch herumerzählt TSMC würde N3 nicht bringen. Trotzdem haben Apple und Intel N3 verwendet.
AMD verwendet AFAIK N2 und N2P. Wie gesagt nach allem was AMD erzählt wird AMD Venice ausliefern bevor TSMC mit der HVM von N2P begonnen hat.Philste schrieb:
Zu A14 sagt TSMC seit der Ankündigung monoton dasselbe, wieder C.C. Wei vom Earnings Call:Philste schrieb:
Das Problem ist, Ende 2028 ist für AMD keine Option. Die Auslieferung des neuen AI-Systems muss zur Jahresmitte starten
Eigentlich muss AMD Zen 7 ASAP auf den Markt bringen.
Schau Dir doch einfach Mal an, wann TSMC den Start der HVM des Prozesses verkündet hat und wann die ersten Produkte auf den Markt kamen, die mit dem jeweiligen Prozess gefertigt werden. Dann wirst Du feststellen dass @Volker mit den 9 Monaten Versatz zwischen TSMC Start HVM und erscheinen des ersten Produktes sehr gut liegt.Philste schrieb:
Fab werden so betrieben, dass das Equipment der Fab optimal ausgelastet ist. Deswegen verbringen die Wafer einige Zeit mit Warten bis sie an der Reihe sind. Das führt dazu, dass die Wafer eine sehr lange Durchlaufzeit haben. Erheblich länger als die reine Zeit in den einzelnen Prozessschritten + Transportzeiten.
Es gibt sogenannte Hot Lots die möglichst schnell durch die Fertigung geschleust werden. Hot Lots sind sehr teuer und verringern die Waferkapazität der Fab.
https://semiwiki.com/forum/threads/timing-for-tsmc-wafer-orders.20062/
Siehe Post #4, #6, #8 und #11
Das macht AMD in den Folien doch schon seit 5 nm so, IMO weil AMD sich damals bei 7 nm verheddert hat. AMD bekommt so oder so ein paar Extras.Philste schrieb:
Ab und zu erwähnt AMD einen Prozessnamen, aber oft weiß man es trotzdem nicht da TSMC N5, N3 etc., sowohl für den Node als auch für den Prozess verwendet und dasselbe könnte eben auch für AMD gelten.
Theoretisch ist das möglich.Philste schrieb:
AMD hat Zen 6 mit 2 nm auf der Roadmap stehen. Zen 5 stand mit 4 nm/3nm auf der Roadmap. Nach all den Äußerungen zu Venice und 2 nm, wäre eine Variante von Venice mit 3 nm sehr sehr seltsam.
Was Verano ist, hat AMD nun auch erklärt und damit erklärt sich auch der komische Name. @stefan92x dürfte recht damit haben, dass sich AMD da einen Scherz mit Nvidias "Vera" erlaubt hat.
Der IOD von Ryzen soll doch auch N3P sein, also wäre eine N3P-APU als IOD nichts ungewöhnliches.Philste schrieb:
Bei den ganzen Medusa-Gerüchten sind IMO zu viele Dies und zu viele SKUs im Spiel.
Es gab kein brauchbares Leak zu RDNA 4. Nur die Geschichte, dass Navi 41, 42 und 43 verloren gingen machte frühzeitig die Runde. Es gab ein sehr gutes Leak zu AM5, aber keines zu Zen 4, und ein einziges Leak zu Zen 5.
Und plötzlich werden wir von Leaks zu RDNA 5, Zen 6 und Zen 7 schier überschwemmt. Ist AMD plötzlich so nachlässig geworden oder hängt das mit AI zusammen?
Ergänzung ()
einen habe ich noch:
https://semiwiki.com/forum/threads/...oduction-of-2nm-class-chips.24283/#post-96144
Post #6: Daniel Nenni sagt AMD verwendet N2 und N2P.
Zuletzt bearbeitet:
Heute morgen kam von HXL auf X ein interessantes Update zu der Sache:ETI1120 schrieb:
https://x.com/9550pro/status/2055839809432916303?s=20
Venice Dense 256C N2
Venice Classic 96C N2P
Endlich mal etwas, was Sinn machen würde. Bedeutet aber final, dass Ryzen Desktop nicht mehr 2026 kommt. Und zwar nicht unbedingt wegen der aktuellen Speichersituation und dem Fakt, dass sich Server-CPUs momentan verkaufen wie geschnitten Brot.
Der unterschiedliche Prozess legt vielmehr nahe, dass hier von Anfang an ein gewisser zeitlicher Abstand geplant war. Ich würde mit Olympic Ridge nicht mehr vor der Computex 2027 rechnen. SP8 mit ZEN6 classic für Server wird dann wahrscheinlich zur CES2027 kommen.
Es hätte mich auch echt gewundert, wenn Venice als stark beworbener erster N2 Tapeout direkt N2P gewesen wäre.
Ich bin bei HXL im allgemeinen sehr vorsichtig. Aber hier bin ich geneigt HXL zu glauben, da ich selbst schon in die Richtung spekuliere.Philste schrieb:
Ja, Zen 6 Dense auf N2 und Zen 6 Classic auf N2P passt zur Nachrichtenlage. Es gibt aktuell nur Infos zu Zen 6 Dense. Diese Aufteilung passt auch zu vagen Äußerungen von Leuten, die es wissen, aber nicht sagen.
Nachrichtenlage: Es gibt noch nichts zu Zen 6 classic weder auf SP8 noch auf AM5. Es gab neulich die ersten Gerüchte zu den neuen Boards für Zen 6. Dass die Boardhersteller Anfang 2026 ihre AM5 Board refresht haben, passt eben auch nicht zu einem Launch von Zen 6 auf AM5 im Sommer oder Anfang Q4 2026.
Wenn es so stimmt, dann hat es nicht direkt mit den dem aktuellen Run auf due Server zu tun. Das hat AMD schon länger geplant. Denn würde bedeuten, das Zen 6 Classic erheblich später startet als Zen 6 Dense. Nämlich um mindestens dieselbe Zeit die N2P nach N2 in HVM geht.Philste schrieb:
Wie viel später wissen wir sobald sich TSMC zur HVM von N2P äußert. Aber ich habe gelernt nicht mit Spannung darauf zu warten, dass TSMC die HVM ankündigt. Meine Erwartung für N2P ist ein Jahr nach N2. Ein bisschen Unsicherheit ergibt sich daraus dass N2P und A16 noch 2026 starten sollen. (Oder TSMC hat einen Fehler im Abstract für die VLSI 2026)
Ich denke der Splitt und die große Zeitliche Distanz ist der Preis dafür, dass AMD so früh auf einen neuen Node wechselt. Es dauert bis TSMC die gesamte Waferkapazität in N2 hochgefahren hat. Da Venice Dense und MI400 Vorrang hatten und rutscht der Desktop ziemlich weit nach hinten. Die Kapazität in 3 nm wird AMD wohl für die IODs und Mobilchips nutzen. Später auch für die RDNA 5 Chiplets.
Noch was zu N2 und N2P. AFAIU werden beide aufdenselben Maschinen gefertigt. AFAIU ist N2P eine optimierte Version von N2, die Third Party IP wurde AFAIU sowohl für N2 als auch N2P validiert. D. h. wer 2026 ausliefern will nimmt N2. Wer 2027 ausliefern will nimmt N2P. Wenn die Masken für N2 erstellt wurden, bleibt der Chip auf N2, auch wenn der Prozess auf N2P upgedatet wird.
Ja.Philste schrieb:
Aber nur wenn die HVM von N2P Ende Q2 2026 Anfang Q3 starten sollte. Und da bin ich skeptisch.Philste schrieb:
Es ergibt keinen Sinn einen Launch auf der CES zu machen wenn der Desktop Ryzen erst März oder April 2027 ausgeliefert werden sollte. Erst recht nicht wenn es Sommer 2027 werden sollte.
Und hier sind wir bei den nächsten wilden Spekulationen. Sommer 2029 würde zu einen Launch von Zen 7 Desktop auf A14 passen. Ein frühere Launch auf A14 würde bedeuten dass TSMC vom Schema abrückt die HVM in neuen Nodes in Q4 zu starten. Es ist von Q1 bei N7 und N5 bei N3 und N2 ins Q4 des Vorjahres gerutscht, weil die Prozesse aufwändiger werden und mehr Masken haben.
Was die nächste Frage eröffnet, wie sehr unterscheiden sich Zen 6 classic und Zen 6 dense? Beide haben dieselbe ISA. Beide haben offensichtlich ein unterschiedliches Physical Design. Und sonst?
Zen 6 dense ist durch diese Reihenfolge und den zeitlichen Abstand offensichtlich die führende Implementierung von Zen 6. Der zeitliche Abstand eröffnet bei Zen 6 classic die Chance den Kern anders als bisher auszulegen. Betrifft dies nur das Physical Design oder gibt es auch Optimierungen in der Micro Architektur? (Lassen wir Mal den L3 außen vor).
Es bleibt auch die Frage was ist Zen 6 Low Power? Eine abgespekte Mikro Architektur mit niedrigerer IPC oder ein nur Physical Design von Zen 6 mit einem sehr kleinen Frequenziel?
Beide Grafiken zeigen, dass es einen weiten Bereich gibt in dem man PPA für die jeweilige Anwendung optimieren kann.
Und noch was:
Den Leaks bei OpenBenchmarking war zu entnehmen, dass Zen 6 dense mit 192 Cores die 4 GHz knackt. Die Benchmarks waren uninteressant, aber die CPU Info hatte es in sich. Dies Benchmarkergebnisse wurden sehr schell gelöscht.
Ja.Philste schrieb:
Oder das dumme Gerede von ein paar Leuten, dass niemand N2 verwenden würde. Wieso sollte TSMC einen Prozess entwickeln den niemand verwendet?
Ankündigung oder Release von Olympic Ridge?Philste schrieb:
Hätte gedacht, dass spätestens auf der Computex 2026 man etwas zu Zen 6 auf Desktop hören wird.
Wenn Zen 7 Desktop erst Sommer 2029 erscheinen würde, dann glaube ich eher mit dem AM6 Sockel.ETI1120 schrieb:
Auf der Computex 2026 wird man nichts von AMD zu Zen 6 hören, da AMD keine Key Note hat.Matthiazy schrieb:
AMD wird die bestehenden Produkte ausstellen.
Das Problem ist, dass wir alle im Nebel stochern.Matthiazy schrieb:
Zuletzt bearbeitet:
Wobei das eigentlich unseren Erwartungen entspricht, die wir schon lange haben und die relativ offensichtlich ist. Um bei 128 Kernen einen Leistungszuwachs über Turin zu haben, muss Zen 6c halt etwas über 4 GHz takten, da Zen 6 ja bei 96 Kernen aufhören soll.ETI1120 schrieb:
Die Bestätigung dieser Taktrate halte ich daher für so ziemlich den langweiligsten Leak, den wir bislang hatten.
Ja da waren wir uns einig, dass bei der Frequenz der Dense Kerne was gehen muss und dass AMD da die 4 GHz erreichen muss, um bei 128 Kernen keine Regression zu haben.stefan92x schrieb:
Wenn etwas bestätigt wird, ist es nie langweilig.stefan92x schrieb:
Den Abschnitt verstehe ich nicht. Der Rückgang von 128 auf 96 Kerne gilt ja nur für ZEN6 classic und zu denen ist bis jetzt ja noch garnichts bekannt, also weder Takt, noch irgendwelche offiziellen Bilder. Turin Classic macht ja schon 5.0GHz in den F-SKUs.stefan92x schrieb:
Alles, was AMD bis jetzt als Venice gezeigt hat, war ZEN6 Dense. Also wie kommst du jetzt auf irgendwelche Leistungszuwächse, die erreicht werden sollen?
Bei ZEN6 Dense geht es wiederum von 192 auf 256 Kerne, also nochmal 33% Zuwachs. Dazu wissen wir jetzt eben, dass es im Falle der SKU mit 192 Kernen von 3.7GHz auf mindestens 4.0 GHz geht. 10% Takt bei einem Fullnodeshrink sind ja auch denkbar.
AMD wirbt mit >70% Leistungssteigerung, also braucht man von irgendwoher noch so 15-16%. Das könnte dann ungefähr die IPC sein, ich denke man wird am Ende so bei ~13% Takt und IPC bei den Dense-Kernen liegen.
Das führt dann aber direkt wieder zu dem Trugschluss, dem einige im Anandtech-Forum erlegen sind. Es geht hier eben um die Dense-Kerne. 13% mehr Takt bedeuten ausgehend von 3.7GHz (ZEN5 Dense) ungefähr 4.2GHz.
Bei den Classic Kernen sitzen wir aktuell bei 5.0GHz (Server) bzw. 5.7 GHz (Desktop). Das heißt man kann hier absolut garnichts aus den Infos, die wir zu ZEN6 haben, rauslesen. AMD hat es diesmal schlau gemacht, man spricht allgemein von Venice, meint aber stets die Dense-Version im speziellen.
Ich rechne bei ZEN6 Desktop mit maximal 6.0-6.2GHz, also maximal 8-9% Takt, trotz theoretisch 2 Nodeshrinks. Man sieht es überall, Qualcomm, Apple, etc: Egal ob ARM, x86 oder was weiß ich, egal welcher Prozess, N7 oder kleiner, aber ungefähr 5GHz fängt das Saufen an.
Auch wenn ein gewisser Jemand drüben bei Anandtech ja behauptet, dass nur Intel zu dumm ist, einen Kern mit mehr als 5.7GHz zu betreiben. Ich glaube, da werden einige wieder eine Überraschung erleben.
Edit: Habe es jetzt kapiert, aktuell gibt es ja eine Turin Classic SKU mit 128 Kernen und 4.1GHz Boost. Venice Dense muss diese also ersetzen, da Venice Classic nur bis 96Kerne geht, also brauch man zumindest ~4 GHz, um zumindest 10% Gen on Gen rauszuholen.
Ergänzung ()
Wie hier schon geschrieben wurde: Auf der Computex wird es von AMD diesmal nichtmals eine Keynote geben. Auf den zwei großen Bühnen des Jahres 2026 (CES und Computex) gibt es diesmal also wirklich garnichts von AMD.Matthiazy schrieb:
Das nächste von AMD angekündigt Event ist eben dieses in der zweiten Julihälfte, von dem der Artikel hier handelt. Das Problem ist jetzt, dass man als Desktopkunde auf ZEN6 classic wartet. Es dürfte ja schon aufgefallen sein, dass es generell sehr ruhig war. Klar, bei AMD sichert nicht soviel durch wie oft bei Intel, aber diesmal gibt es wirklich garnichts.
Lisa Su hat auf der CES-Keynote ein Produkt hochgehalten, dass sie ganz simpel als "Venice" bezeichnet hat. Und Venice kommt laut AMD dieses Jahr. Dieses Produkt war aber zum einen eindeutig der größere der beiden Serversockel (SP7) und zum anderen waren die CCDs ungefähr 150mm^2 groß. Das müssen also zwingend Dense-CCDs sein, da alles andere bedeuten würde, das hier etwas massiv schiefgelaufen wäre.
Das einzige was also haben ist die Aussage von AMD, dass Venice 2026 erscheint. Unter Venice wurde uns aber von Lisa Su ZEN6 Dense gezeigt. Für den Zeitraum eines Desktop Release gibt uns das also exakt gar keinen Anhaltspunkt. Wenn AMD das, was Lisa Su bei der CES in die Kamera gehalten hat, in 2026 auf den Markt bringt, hat man den Soll erfüllt.
Alles zu ZEN6 classic, also den Kernen, die auch im Desktop verwendet werden war bis dato pure Spekulation. Bis eben heute Nacht von HXL nach langer Zeit nochmal etwas Neues behauptet wurde. Nämlich der Fakt, dass Classic und Dense bei ZEN6 auf unterschiedliche Prozesse setzen.
Das war bei ZEN5 fairerweise auch schon so: N4(P) vs N3(E). Das Brisante ist, dass es diesmal andersrum ist: Die Classic Kerne setzen auf den neueren Prozess. Das, was Lisa Su hochgehalten hat und was 2026 noch kommen soll, setzt also auf einen früher verfügbaren Prozess als das, was im Desktop verwendet werden wird.
Das würde bedeuten, dass AMD hier von Anfang an mit einem späteren Release geplant hat. Wieviel später? Das kann keiner wissen. Die normale Lücke bei TSMC von N2 zu N2P wäre normalerweise ein Jahr. Und Venice ist laut TSMC und AMD das erste Produkt, dass auf N2 seinen Tapeout hatte.
Also wäre die logische Annahme jetzt, dass ZEN6 Desktop ein Jahr nach Venice und damit 3 Jahre nach ZEN5 Desktop kommen würde. Ich denke aber nicht, dass es so spät wird. Vermutlich wird N2P diesesmal verhältnismäßig schnell von TSMC nachgeschoben.
Meine wilde Spekulation wäre, dass ursprünglich ein Launch zur CES 2027 mit Verfügbarkeit gegen März 2027 geplant gewesen wäre. Die aktuelle Situation, in der AMD und Intel im Server aber jeden Müll verscherbeln können, wird aber vermutlich zu einem noch späteren Release führen.
Zuletzt bearbeitet:
Ja: 10 % mehr Takt sind im Bereich von Zen 6 dense kein Problem.Philste schrieb:
Aber AMD hätte auch die 10 % lassen können und alles was der Node bringt in weniger Power und weniger Fläche investieren können.
Die 70 % mehr Performance sind angesicht der höheren Anzahl von Kernen und höheren Speicherbandbreite kein Problem. Für wie viel das ">" steht werden wir noch mitbekommen.Philste schrieb:
Es ist noch viel peinlicher als bei der IPC Geschichte.Philste schrieb:
Vor allem wenn man bedenkt, dass AMD die von TSMC angegebenen 11 % mehr Performance von N4P gegenüber von N5 nicht ausgereizt hat.
AMD erhöht die Anzahl der Kerne. Alles in höhere Frequenz zu stecken wird nicht funktionieren, wenn man 24 anstatt 16 Kerne betreiben will. AMD muss dafür sorgen, dass auch wenn alle 24 Kerne unter volllast stehen eine vernünftige Frequenz erreicht werden kann. Also wird AMD den Zugewinn an PPA aus N4P auf N2 auf Performance und auf Power aufteilen müssen. All-In bei Performance kann nicht funktioneren. Und AMD war noch nie All-In bei Performance, weil die Classic Kerne im Server funktionieren mussten.
Die Power wächst linear mit der Frequenz und quadratisch mit der Spannung. Das ärgerliche dabei ist, dass nur die Frequenz und nicht die Spannung die Performance erhöht.Philste schrieb:
Bei den ganzen Angaben von TSMC zu den Prozessen sollte man folgendes beachten
- Die Angaben beziehen sich in der Regel auf Arm Kerne
- Für welchen Spannungsbereich die Kurven gezeigt werden: hier 0,5 bis 0,9 V
- Je höher die Spannung
- desto größer die Einsparung bei der Power
- desto kleiner der Zuwachs bei der Performance
Wenn man die Package Power hinzunimmt:
Beide Bilder von David Huang über X https://x.com/hjc4869/status/1849004205584863729
Bei zweiten Bild sieht man wieso AMD auf Advanced Packaging wechseln muss.
Meine Meinung: AMD wird alles daransetzen die 6 GHz zu erreichen. Aber wie viel mehr drin ist, werden wir sehen.Philste schrieb:
Ich halte es für Unsinn großen Aufwand ins Design zu stecken um 6,5 GHz zu erreichen wenn man sobald relevante Last kommt, ohnehin heruntertakten muss.
Ja, so einfach ist es.Philste schrieb:
Und wenn man sich die SKU Liste ansieht, dass ist Zen 5 Dense vom Design auf den Max Boost Takt von 3,7 GHz begrenzt. Alle SKUs mit Zen 4 dense haben 3,7 GHz als Max Bost Takt. Bei Zen 5 classic gibt es eine erheblich höhere Bandbreite.
Bei der Computex ist "gar nichts" zu hart. Es gab neue Produkte, aber nicht in der Keynote.Philste schrieb:
Bei der Computex dürfte es wie Du sagst total finster aussehen. Konsequenterweise hat AMD hier auf eine Keynote verzichtet.
AMD hat es bei den CPUs nicht nötig vom nächsten Produkt zu quatschen. Intel schon.Philste schrieb:
Bei den AI Beschleunigern redet AMD sehr viel über das nächste Produkt.
AMD hat zwei Varianten von Turin und wird 3 mindestens Varianten von Venice haben.Philste schrieb:
Lisa Su hat einen Chip hochgehalten und kein Produkt.
Klingt blöd und riecht nach Haare spalten. Aber an Strix Halo sieht man ganz deutlich was es bedeutet einen Chip aber kein Produkt zu haben. Strix Halo wäre mit zertifizierten Treibern für die CAD-Systeme und ROCm im aktuellen Status ein Produkt gewesen. So war Strix Halo ein cooler Chip der verzweifelt eine Anwendung suchte. Aus purem Glück entstand der Use Case, AI Entwicklermaschine. Es war pures Glück und nicht geplant, sonst hätte AMD RDNA4 verbaut.
Bei Helios ist alles relativ klar. Nimmt man alle Äußerungen zusammen, gehen die ersten Helios-Systeme Ende August/Anfang September an die Kunden. Also müssen MI400, Venice, Pesando Vulcano dafür rechtzeitig fertig sein.Philste schrieb:
Lisa Su hat den ersten Umsatz mit Helios für das 3. Quartal angekündigt. Da steckt Venice drin. Die Hyperscaler werden Venice ebenfalls ziemlich früh erhalten. Wann Venice für Enterprise-Kunden bereitsteht werden wird sehen.Philste schrieb:
Es ist gut möglich dass Venice als eigenständiges im Juli nicht gelaunched wird, weil Venice für die Enterprise-Kunden erst später verfügbar wird.
Die Frage ist ob AMD auch ein zu Helios passendes Rack nur mit Venice zeigt. Oder ob sich AMD darauf verlässt, dass es die Server OEMs selbst hinbekommen.
Ach ja zum Thema AMD ist erst kürzlich auf das Thema 1 GPU zu 1 CPU bei Agentic AI gekommen:
Advancing AI 2025, ziemlich viele CPUs auf der Folie ...
Wenn es so kommt wie HXL sagt, dann bedeutet es einen großen zeitlichen Unterschied zwischen Venice dense und Venice classic & Granite Ridge.Philste schrieb:
Der Unterschied in PPA zwischen N2 und N2P ist nichts weswegen man ein Produkt hinauszögert. Man nimmt N2P, wenn zum geplanten Releasezeitraum N2P verfügbar ist.
Ja, wenn es so kommt. war es länger geplant. Gründe können die Kapazität bei den Wafer sein und/oder Kapazität bei AMD, z. B. physical Design, Bring up ... Helios frißt nicht nur Speicher sondern auch jede Menge neu entwickelte AMD Chips ...Philste schrieb:
Du sagst es doch selbst, wenn die Aussage von HXL stimmt ist der Abstand sehr wahrscheinlich ein Jahr. Außer TSMC startet die HVM von N2P in einem deutlich kürzeren Abstand zu N2. Warum sollte TSMC das tun?*)Philste schrieb:
IMO ist N2P der Prozess des iPhone SoCs von 2027. TSMC hat große Erfahrung darin im Jahresabstand optimierte Prozesse in HVM zu bringen. Einen eingespielten Rythmus ändert man nicht ohne weiteres.Philste schrieb:
Das würde den Start der HVM von N2P im 3. Quartal erfordern. ca 9 Monate nach N2.Philste schrieb:
Was sollte es AMD bringen einen fertigen Chip nicht zu launchen?Philste schrieb:
Medusa könnte der erste Chip mit Zen 6 classic sein der den Markt erreicht.
Das eigentliche Unbekannte ist wie AMD bei der Entwicklung der Kerne weitermacht. Wie ich schon des öfteren gesagt habe sind 22 bis 24 Monate viel zu lang um auf Dauer konkurrenzfähig zu bleiben. Jedes 2. Jahr im Notebookmarkt mit kalten Kaffee anzutreten wird nicht funktionieren.
Die aktuelle Situation kann ich nachvollziehen, da AMD die Entwicklung der Data Center GPUs beschleunigt hat und deshalb einiges umorganisieren musste.
*) Bezüglich A16 habe ich nochmal nachgesehen, auf der Roadmap vom Technology Symposium steht A16 eindeutig auf 2027 was auch zur Roadmap von Nvidia passt.
PS. adroc_thurston und Kepler sagen dass HXL falsch liegt, Venice sei auch N2P.
V-Cache fehlt noch in deiner Liste und ist für mich ein heißer Kandidat zur Erklärung. Wir haben ja schon öfter diskutiert, dass ein Release im Desktop ohne X3D-Modelle eine Enttäuschung mit Ansage wäre, weil eben die Modelle ja am beliebtesten sind. Wenn AMD eh darauf warten muss, dass dieses Packaging verfügbar wird für N2, dann kann das zeitlich halt auch mit der Evolutionsstufe N2P zusammenpassen und damit für AMD Sinn machen.ETI1120 schrieb:
Dann spukt ja auch noch Venice-X als Bezeichnung rum, wobei das X bei Epyc bislang immer für V-Cache stand. Wenn Venice halt im wesentlichen mit Zen 6c realisiert wird, dann bleibt für Zen 6 "classic" nur noch die Nischen. Auch da wird V-Cache gebraucht, und da zielt AMD ja stark auf das HPC-Segment ab (kam ja auch als Partner der MI430X auf die Slides)
Venice "Classic Vanilla" wird vermutlich so ein unwichtiges Produkt, dass Time to Market da nicht viel ausmacht, bzw dass Turin sich sowieso gut hält als Alternative, bis das kommt.
stefan92x schrieb:
Eigentlich nicht. Die Zeit für V-Cache kommt je nachdem AMD die Validierung angeht noch in Top.
stefan92x schrieb:
Olympic Ridge ohne X3D kann im Desaster enden. Der erste Eindruck zählt.
Allerdings sehe ich nicht dass Hybrid Bonding per se das Problem ist da die MI400 ebenfalls Hybrid Bonding mit N2 benötigt.
Allenfalls die Kapazität könnte eine Rolle spielen.
Allerdings in diesem Segment wäre eine CPU mit HBM interessant.stefan92x schrieb:
Mehr Cache ist eben keine große Hilfe, wenn man mehr unterschiedliche Daten durch die CPU schieben muss.
Es wird genügend Anwendungsfälle für Venice Classic geben. Venice Classic wird nicht unwichtig sein. Aber Venice Dense wird der Main Stream sein.stefan92x schrieb:
Phoronix hat einen Test der Variante mit 128 Kernen von Turin. Nach diesem Test war mir klar warum bei Turin sich Classic und Dense überschneiden.
Ich glaub halt nicht, dass das hier noch viel Unterschied macht. Advanced Packaging braucht Zen 6 sowieso und AMD hat ja ordentlich Erfahrungen damit. Das war bei den ersten Iterationen sicher noch anders. Da kann man auch (fast) gleichzeitig das Bring-Up und die Validierung durchführen, da reden wir jetzt meiner Einschätzung nach eher über Wochen als über Monate. Und damit über einen Zeitraum, den man guten Gewissens abwarten kann, um ein gutes Portfolio zum Start zu haben.ETI1120 schrieb:
Genau mein Gedanke.ETI1120 schrieb:
Guter Punkt, das hatte ich gar nicht bedacht. Aber Kapazität wäre immer noch eine Erklärung, da hast du recht.ETI1120 schrieb:
Von einer solchen MI400A/C gibt es aber nach wie vor keine Spur. Ausschließen würde ich es nicht, dass da noch was kommt, aber ich glaube nicht mehr wirklich daran. Eher glaube ich an Venice-X als 96-Core auf SP7 statt SP8 und mit dem entsprechend breiten Speicherinterface, das halte ich für einen guten technischen Kompromiss für diese Nische, der mit vertretbarem Aufwand für AMD umzusetzen ist.ETI1120 schrieb:
Eben. Ich sehe mittlerweile wirklich nicht mehr, dass Venice Classic groß im Fokus steht. Der wird kommen, aber er ist für AMD einfach nicht der entscheidende Chip.ETI1120 schrieb:
Und warum mit besseren Dense-Cores der Bedarf nach Classic-Cores im Server weiter schrumpft.ETI1120 schrieb:
Sehe ich ähnlich.stefan92x schrieb:
Ich denke wenn man jedes Jahr einen neuen AI Beschleuniger raushaut, kann man nicht zu viele Varianten bauen. Denselben Chip in verschiedene Systeme einbinden ist das eine aber in einem Design mehrere Varianten abzubilden wir wohl zu aufwendig.
Schauen wir Mal was genau sich hinter Venice-X genau verbirgt.stefan92x schrieb:
Es ist kein Schwarz oder Weiß. Es gibt genügend Anwendungsfälle bei denen Server CPUs mit hoher Taktrate interessant sind. AMD muss diese abdecken.stefan92x schrieb:
Der Dense Kern wird bei AMD zum Standard Kern werden. Die Classic Kerne decken alles ab was höhere Frequenzen benötigt. Das ist beim Server nicht die Masse aber es gibt auch Workstations und Desktop. Beim Notebook führt kein Weg daran vorbei die IPC anzuheben und die Taktspitzen einzubremsen.
Mike Clark hat es ziemlich unverblümt gesagt wenn man die Grenzfrequenz richtig wählt ist der Dense Kern für einen weiten Bereich von Anwendungen die bessere Wahl.stefan92x schrieb:
Wenn man mehr Kerne im Desktop will geht irgendwann auch da kein Weg an den Dense Kernen vorbei.
Ich denke auch deshalb werden wir auch nur jedes zweite Jahr einen HPC-Beschleuniger sehen. MI300 war der letzte, MI430X wird der nächste, aber es gibt keine HPC-Variante von MI350. Ebenso würde es mich nicht überraschen, wenn wir erst wieder eine "MI630X" sehen werden, aber keine "MI530X".ETI1120 schrieb:
Wenn man überlegt, dass bei MI300 auf einem IOD entweder 2 GCD oder 3 CCD montiert werden können, dann sieht man schon, wie komplex dieser Entwurf sein muss. Vom Platz für die Kontakte dürfte es dabei sogar noch recht entspannt sein - wenn Fanout möglich ist, dann geht mit anderer Metallisierung bestimmt auch sehr kompaktes Hybrid Bonding, um alle Kontakte zu verbinden. Aber lohnt es den Entwicklungsaufwand? Alles was ich an Roadmaps sehe geht eher wieder davon weg, Monster-APUs zu bauen.ETI1120 schrieb:
In der Tat... Bislang haben wir ja wirklich nur den Buchstaben und die Ansage, dass diese Variante der ideale Partner für die MI430X sein soll. Das ist wirklich noch extrem dünn.ETI1120 schrieb:
Und deswegen halte ich es für plausibel, dass wir keinen Venice Classic ohne Suffix sehen werden (also nur Venice-F und Venice-X damit bestückt werden).ETI1120 schrieb:
Bin ich immer noch nicht überzeugt, dass das wirklich nötig wird. Desktop-Anwendungen lieben schließlich einige hochtaktende Kerne und Stromverbrauch ist nicht so relevant. Wobei ich da jetzt davon ausgehe, dass Standard-Kram eh immer mehr über Mini-PCs mit Notebook-APUs (falls man die dann überhaupt noch so nennen sollte) laufen wird.ETI1120 schrieb:
Hier kommt es sehr darauf an, in wie weit die Emulation von FP64 die Lücke füllen kann.stefan92x schrieb:
Der Nachteil der APU ist, dass das Verhältnis CPU:GPU festgezurrt ist. Außerdem geht es bislang bei AI kompromißlos um maximale Leistung. Schauen wir Mal wie lange das anhält.stefan92x schrieb:
Bei den CPUs mit unterhalb 64 Kernen, wird es IMO Platz für F-Varianten und normale Classic Varianten geben. Aber der Bereich der nur mit Dense abgedeckt wird, wird größer.stefan92x schrieb:
Ja, der Nutzen von vielen Kernen im Desktop ist sehr begrenzt, weil man dann den Takt stark reduzieren muss und die Speicherbandbreite nicht wirklich üppig ist.stefan92x schrieb:
Aber wenn die Desktop Anwendungsbenchmarks lediglich aus 7zip und Renderer bestehen, gibt es Druck auf AMD das viele Kerne Spiel mitzuspielen. Und dann wird es irgendwann sinnlos viel Fläche zu verschwenden die die in den Bechmarks gar nicht genutzt werden kann.
Falls sich LPCAMM2 oder SOCAMM2 auch für den Client etablieren, kann es bei den Desktopplattformen sehr schnell ans eingemachte gehen.stefan92x schrieb:
Ähnliche Themen
