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NewsAMD Advancing AI 2026: Epyc, Helios & Co. übernehmen San Franciscos Moscone Center
AMDs wichtigste Veranstaltung des Jahres beginnt heute: AMD Advancing AI 2026. Epyc Venice, neue Instincts und Helios feiern ihre Premiere. Rund um das Moscone Center West in San Francisco ist AMD omnipräsent. Die zum Teil riesigen Werbebanner geben auch schon das ein oder andere Detail preis.
Danke für die Meldung.
Interessant dürfte es bei den IODs werden, was sich darin verbirgt.
KI-Einheit? GPU?
Ich fände zwei zusätzliche CPUs zum Energie sparen interessant.
PS: ich sehe 16 x 16 CPUs, das könnte aber auch an der Bildbearbeitung durch AMD liegen.
Warten wir es ab.
@Philste Also für mich ergibt das so sehr viel Sinn. 32 Cores pro CCD fand ich noch nie allzu realistisch aufgrund des enormen Aufwands, die Kerne alle sinnvoll miteinander zu verbinden. 16 Kerne sind viel besser beherrschbar, und in der Tat passt es zu dem neulich gesehen 64 MB L3-Thema. Was wohl auch mal wieder in AMDs eher trauriger Tradition steht, inkorrekte Angaben irgendwo zu committen. Da zum Glück ohne Auswirkungen, denn ob man nun versehentlich CCD statt CCX in einen Kommentar schreibt, ist technisch ja wurscht, da interessiert eh nur der CCX.
EDIT: Was mir noch auffällt beim Blick auf die IODs: Das sieht tatsächlich nach einem einzigen Design aus. Zwei identische Chiplets, die dann einfach rotiert werden um zusammengesetzt zu werden. Gab ja bei anderen Designs auch schon den Fall, dass mehrere (gespiegelte) Varianten produziert werden mussten, das scheint hier nicht der Fall zu sein.
@Philste Also für mich ergibt das so sehr viel Sinn. 32 Cores pro CCD fand ich noch nie allzu realistisch aufgrund des enormen Aufwands, die Kerne alle sinnvoll miteinander zu verbinden. 16 Kerne sind viel besser beherrschbar, und in der Tat passt es zu dem neulich gesehen 64 MB L3-Thema.
Das interessante sind Latenz zu L3 und die Topologie auf dem CCD. Schauen wir Mal wie weit AMD hier mit Details rausrückt.
stefan92x schrieb:
Was wohl auch mal wieder in AMDs eher trauriger Tradition steht, inkorrekte Angaben irgendwo zu committen. Da zum Glück ohne Auswirkungen, denn ob man nun versehentlich CCD statt CCX in einen Kommentar schreibt, ist technisch ja wurscht, da interessiert eh nur der CCX.
Kann ich nicht nachvollziehen. Kann sein dass AMD ein Honeypot gelegt hat kann aber auch sein dass sich Gerüchte im Kreis gedreht haben und plötzlich wie Fakten angesehen wurden oder ob jemand AI kreativ eingesetzt hat.
stefan92x schrieb:
EDIT: Was mir noch auffällt beim Blick auf die IODs: Das sieht tatsächlich nach einem einzigen Design aus. Zwei identische Chiplets, die dann einfach rotiert werden um zusammengesetzt zu werden. Gab ja bei anderen Designs auch schon den Fall, dass mehrere (gespiegelte) Varianten produziert werden mussten, das scheint hier nicht der Fall zu sein.
Den Betreffenden, viel Spaß in San Francisco, möge die U.S. Customs and Border Protection, einer Abteilung der Homeland Security, mit Euch gnädig sein und nicht zu lange bremsen. Und wischt Euer Reisegepäck vorher noch mal mit Desinfektionsmittel ab. Und denkt an eure Reise-Medikationsliste.. Und .... Und.... Ich mein ja nur...
Naja.. .von 128 MB L3 gingen ja alle Gerüchte dazu schon lange aus. Dann kam der Commit mit "64 MB L3 pro CCD" und die Fragezeichen gingen an. Wenn man davon ausgeht, dass der Committer eigentlich pro CCX meinte und wir 16-Kern-CCX hier sehen, dann passt ja wieder alles elegant zusammen.
Bei MI300 gab es gespiegelte Dies, wäre also nicht das erste Mal gewesen. Bei nur zwei nicht unbedingt nötig, aber auszuschließen war es nicht.
Ebenso haben wir ja vor einer Weile mal spekuliert, was die kleinen Dies am Rand sind. Danach hatte ich es für möglich gehalten, dass vielleicht zwei identische Dies nebeneinander gesetzt werden können ohne sie zu rotieren und dass die kleinen Dies PCIe-Phys sein könnten. Das halte ich nach diesen Aufnahmen jetzt endgültig für unwahrscheinlich.
Naja.. .von 128 MB L3 gingen ja alle Gerüchte dazu schon lange aus. Dann kam der Commit mit "64 MB L3 pro CCD" und die Fragezeichen gingen an. Wenn man davon ausgeht, dass der Committer eigentlich pro CCX meinte und wir 16-Kern-CCX hier sehen, dann passt ja wieder alles elegant zusammen.
Das Stichwort ist, bei der MI300 waren die gespiegelten Dies unbedingt notwendig. Bei nur 2 IOD gibt es dafür keinen Grund außer einer asymterischen Verteilung von Funktionen.
stefan92x schrieb:
Ebenso haben wir ja vor einer Weile mal spekuliert, was die kleinen Dies am Rand sind. Danach hatte ich es für möglich gehalten, dass vielleicht zwei identische Dies nebeneinander gesetzt werden können ohne sie zu rotieren und dass die kleinen Dies PCIe-Phys sein könnten. Das halte ich nach diesen Aufnahmen jetzt endgültig für unwahrscheinlich.
Ich denke die Memory Controller sind sehr gut zu erkennen und die sitzen genau vor diesen schwarzen Plättchen. Weshalb es sehr wahrscheinich wie schon gesagt Integrated Passive Devises sind.
Ergänzung ()
stefan92x schrieb:
Naja.. .von 128 MB L3 gingen ja alle Gerüchte dazu schon lange aus.
Aber das hatten wir doch auch schon bei RDNA3. da wurden die Shaderzahlen ein 3/4 Jahr wie der heilige Gral verehrt, als dann Geymon55 im Frühjahr 2022 eingestehen musste, dass die ursprünglichen Zahlen falsch waren. Und dann kam raus dass die Zahlen aufgebläht waren weil sie die Shader doppelt gezählt haben. Was AMD eventuell vor hatte aber wegen dem begrenzten nutzen von DualIssue bei Games fallen lies.
Es wird üblich der interessante Teil bei GFX12.5 und GFX13 wie AMD mit den CUs weiter macht.
AFAIU hat AMD in GFX12.5 den CU Mode begraben, so dass die Software nur noch den WGP ansprechen kann. AMD hat die Bezeichnung CU aus der Beschreibung von GFX12.5 in AMDGPUusage.rst eliminiert.
So könnt eigentlich AMD im Marketing CU als Bezeichnung des WGP verwenden und alles wäre wieder wie früher. Nur dass die CUs nun 128 Shader hätten und die Anzahl der CUs halbiert wird. Und wegen dem halbieren der Anzahl der CUsbin ich nicht sicher, ob AMD das tatsächlich durchzieht.
Ergänzung ()
basix schrieb:
Skylake vergessen?
L3-Speicherzellen sind seitlich der Cores angeordnet.
Und selbst wenn ich daneben liege und die Blöcke der L3-Cache sind, ist die eigentliche Nachricht nicht dass es nur 64 MByte sind. Dann ist die eigentliche Nachricht dass AMD den Aufbau des CCX radical verändert hat. Bisher war der L3 immer im Zentrum des CCX und die Kerner waren um den L3 angeordnet.
Diese Anordnung aufzugeben hätte IMO weitreichende Folgen. Einen so verteilten L3-Cache als eine Einheit zu betreiben stelle ich mir nicht einfach vor.
Bei 32C musste AMD eh was machen. Dass man das anscheinend auch bei 2x 16C macht ist auch bereits interessant, aber wenn man sich die Anordnung der Kerne auf anschaut, ist es auch wieder logisch. Das 16C CCD bei Zen 5 war bereits ziemlich lang gezogen. Eine möglichst quadratische Anordnung ist von den Längen der Transportwege der Daten her am besten.
Das Stichwort ist, bei der MI300 waren die gespiegelten Dies unbedingt notwendig. Bei nur 2 IOD gibt es dafür keinen Grund außer einer asymterischen Verteilung von Funktionen.
Um deine Position weiter zu stärken: Außerdem wurden die IO-DIEs von MI300MI300 im älteren Node gefertigt. Entsprechend war es kein SapphireRapids-Situation...
Bei 32C musste AMD eh was machen. Dass man das anscheinend auch bei 2x 16C macht ist auch bereits interessant, aber wenn man sich die Anordnung der Kerne auf anschaut, ist es auch wieder logisch. Das 16C CCD bei Zen 5 war bereits ziemlich lang gezogen. Eine möglichst quadratische Anordnung ist von den Längen der Transportwege der Daten her am besten.
Du willst den relevanten Punkt einfach nicht sehen. Wenn der zentrale L3-cache wegfällt ist es kein klassischen CCX mehr.
Wenn es keinen zentralen L3 mehr gibt ist es irrelevant wie die Kerne organisiert werden, weil nicht die Latenz zwischen den Kernen interessiert sondern die Latenz zum gemeinsamen L3. Einen L3 aufzuspiltten und trotzdem als einheitlichen L3 zu behandeln, hat unweigerlich auswirkungen auf die Latenz.
Und die einfachste Lösung wäre gewesen zwei bisherige CCX auf CCD zu packen und nichts an der Anordnung im CCX zu tun. Warum hat AMD dies offensichtlich nicht getan?
Ergänzung ()
CDLABSRadonP... schrieb:
Um deine Position weiter zu stärken: Außerdem wurden die IO-DIEs von MI300MI300 im älteren Node gefertigt. Entsprechend war es kein SapphireRapids-Situation...
Bei der MI300 waren 2 spiegelverkehrte IODs notwendig weil 4 IODs angeordnet werden mussten. Die alternative wäre gewesen die IOD symetrisch zur 90°-Drehung zu machen.
