News AMD RDNA 3: Navi 31 könnte mit 3 Modellen ab Oktober starten

[Taxxor]

Glaube ich ebenfalls nicht dran. Denn das würde wohl mit einer Taktreduzierung ähnlich wie beim 5800X3D einhergehen, wenn auch nicht ganz so schlimm. Und der zusätzliche Cache würde sich wahrscheinlich auch erst in 4k wirklich bemerkbar machen.

Beim 5800X3D musste man reduzieren, weil der V-Cache bis 4.5GHz bei 1.35V mitgemacht hat. Ganz abgesehen davon, dass die Technik mittlerweile deutlich weiter sein wird, bBei einer GPU sind wir doch sowohl was Taktraten als auch Spannungen angeht weit davon entfernt, dass man hier irgendwas reduzieren müsste.

Und wann sich der zusätzliche Cache bemerkbar macht, hängt doch auch am verwendeten Speicherinterface, hier könnte man also auch generell einsparen, was die Effizienz steigern würde.

 

[Rock Lee]

Du willst mir nicht ernsthaft verkaufen, dass bei 192MB Infinity Cache und 384-bit Speicherinterface zusätzliche 192MB Cache nennenswerte Vorteile in 1080p bringen würden?

 

[Rock Lee]

@Wolfgang @Jan
Es gibt übrigens einen neuen Leak zu RDNA3
https://www.angstronomics.com/p/amds-rdna-3-graphics?triedSigningIn=true

Und ich würde diesen auch glasklar als Leak bezeichnen und nicht "vage Gerüchte".
Warum?
Codenames und Die Sizes. "Plum Bonito" für Navi31 wurde zwar von Kepler bereits im Mai erwähnt, aber "Wheat Nas" (Navi32) und "Hotpink Bonefish" (Navi33) sind laut meiner Recherche vorher so nicht genannt worden.
Dazu kommen die Angaben der Die-Sizes für die jeweiligen GCDs und MCDs, die ziemlich genau angegeben sind und nicht "ca. 300-400mm²"
Dazu noch die Angaben zu Oreo und dem verbesserten Infinity Cache.

Hier ein Auszug der Specs:

Navi 31
gfx1100 (Plum Bonito)
Chiplet - 1x GCD + 6x MCD (0-hi or 1-hi)
48 WGP (96 legacy CUs, 12288 ALUs)
6 Shader Engines / 12 Shader Arrays
Infinity Cache 96MB (0-hi), 192MB (1-hi)
384-bit GDDR6
GCD on TSMC N5, ~308 mm²
MCD on TSMC N6, ~37.5 mm²

Navi32
gfx1101 (Wheat Nas)
Chiplet - 1x GCD + 4x MCD (0-hi)
30 WGP (60 legacy CUs, 7680 ALUs)
3 Shader Engines / 6 Shader Arrays
Infinity Cache 64MB (0-hi)
256-bit GDDR6
GCD on TSMC N5, ~200 mm²
MCD on TSMC N6, ~37.5 mm²

Navi33
gfx1102 (Hotpink Bonefish)
Monolithic
16 WGP (32 legacy CUs, 4096 ALUs)
2 Shader Engines / 4 Shader Arrays
Infinity Cache 32MB
128-bit GDDR6
TSMC N6, ~203 mm²

Meine persönliche Einschätzung dazu:
Die Shaderkonfigurationen (mit Ausnahme von Navi32), Speicherinterfacegrößen und die Info, dass Navi31&32 auf Chiplets setzen und Navi33 monolithisch ist, waren ja bereits bekannt.
Neu und auch überraschend sind die verdammt kleinen Die-Größen und der geringere Infinity Cache.
96MB und damit 25% weniger für 2,5x so viel Shader beim Top-Modell im Gegensatz zum Full Navi21 wirken irgendwie mickrig. Aber wer weiss wie groß die Verbesserung bei der Hit-Rate im RDNA3-IFC wirklich sind?
Nun macht auch der 3D-Cache, den ich in meinem letzten Beitrag in diesem Thread noch ausgeschlossen habe aufgrund der zu geringen Vorteile auch wieder mehr Sinn. Denn auch wenn die Hit-Rate verbessert wurde....Wenn der Cache voll ist, ist er voll. Und 96MB sind eben schneller voll als 192MB.

Auch die Die-Sizes lassen vermuten, dass RDNA3 gar nicht so viel teurer wird wie viele befürchten.
203mm² für Navi33 sind nochmal 30mm² weniger als Navi23 der RX 6600XT und das bei doppelt so vielen Shadern. Dazu kommen noch die im Vergleich zu 7nm günstigeren 6nm, der Mining-Crash und die Gerüchte über Wafer-Stornierungen bei TSMC.
Die 379 USD UVP für eine 6600XT waren schon eine Unverschämtheit. Ohne Mining hätte die Karte sicherlich 299 EUR gekostet und die non-XT 249 USD. Vor allem wenn man betrachtet was eine 5700XT gekostet hat.
D.h., wenn AMD nVidia eins auswischen wollen würde, könnte man Karten für 299 USD bringen. Werden sie aber aus margengründen wahrscheinlich nicht machen, da Nvidia genausowenig an einem Preiskrieg interessiert ist. Daher gehe ich mal von 349 USD aus.
Ich kann mir allerdings nicht vorstellen, dass diese Karte das Level einer 6900XT erreicht. So RX 6800 evtl.
Damit ist auch der Gerücht der Rebrands aus der Welt. Einzig Navi24 wird weiter im Entry Level benötigt und wird im Namensschema um eine Kategorie abgewertet (zB RX 7400XT)

Navi 32 ist mit ~350mm² (davon 150 in 6nm) schon ein entsprechender Sprung, etwas größer als der von Navi23 zu 22. Dafür ist der Sprung von Navi32 zu Navi31 ähnlich wie der von 22 zu 21. Schon interessant, dass der Die mit 525mm² fast gleich groß ist wie der von Navi21 (530mm²). Ich hätte mit mehr gerechnet.
Top Navi32 dann zwischen 499 und 599 USD und Navi31 dann 799-899 für den Salvage und Top-Modell mit 3D-IFC dann etwas über 1000 USD

Anhand der Daten würde ich mal schätzen, dass Navi32 ca 33% über einer 6900XT liegt und Navi21 bei 2.0-2.1, sofern sich Takt und IPC von den 5nm GCDs sich nicht von Navi33 unterscheiden.

 

[ETI1120]

@Wolfgang @Jan
Es gibt übrigens einen neuen Leak zu RDNA3
https://www.angstronomics.com/p/amds-rdna-3-graphics?triedSigningIn=true

Und ich würde diesen auch glasklar als Leak bezeichnen und nicht "vage Gerüchte".

Angstronomics hat bisher eine gute Trefferquote, also muss man es ernst nehmen. Ob Angstronomics richtig liegt werden wir bald wissen

Warum?
Codenames und Die Sizes. "Plum Bonito" für Navi31 wurde zwar von Kepler bereits im Mai erwähnt, aber "Wheat Nas" (Navi32) und "Hotpink Bonefish" (Navi33) sind laut meiner Recherche vorher so nicht genannt worden.

Diese Codenamen wurden früher im Linuxtreiber verwendet umd die GPUs zu verschleiern. Der Linuxtreiber funktioniert nun anders und deshalb werden die Codenames nur noch an sehr wenigen Stellen benötigt.

Dazu kommen die Angaben der Die-Sizes für die jeweiligen GCDs und MCDs, die ziemlich genau angegeben sind und nicht "ca. 300-400mm²"

Angstronomics lehnt sich weit aus dem Fenster, ob es stimmt werden wird sehen.
Vor allem bleibt abzuwarten wie gut der stark geschrumpfte WGP performed.

Der Artikel streift es nur am Rande, aber AMD räumt mit RDNA 3 in der Architektur auf. Hier hat Kepler schon vor Monaten erwähnt was alles rausfliegt. Vor diesem Hintergrund muss man IMO auch die Aufräumarbeiten in den DX11- und OpenGL-Treibern sehen.

Dazu noch die Angaben zu Oreo und dem verbesserten Infinity Cache.

Aber nicht eine Silbe zum Raytracing.

Hier ein Auszug der Specs:

...

Meine persönliche Einschätzung dazu:
Die Shaderkonfigurationen (mit Ausnahme von Navi32), Speicherinterfacegrößen und die Info, dass Navi31&32 auf Chiplets setzen und Navi33 monolithisch ist, waren ja bereits bekannt.

Haben andere Leaker schon gesagt, bekannt ist noch rein gar nichts.

Neu und auch überraschend sind die verdammt kleinen Die-Größen und der geringere Infinity Cache.

Wenn die Die-Größen stimmen und die Shader die Performance liefern, die man anhand ihrer Zahl annimmt, dann ist das brachial. Aber so sind das nur Zahlen.

Zum Infinity Cache, hier erwähnt der Artikel explizit dass es 2 Varianten geben soll, ohne Stapel und mit Stapel. Bei der N32 behauptet Angstronomics dass die gestapelte Variante bei Navi 32 verworfen wurde weil sie zu teuer ist und zu wenig bringt. Bei N31 soll es wohl eine Variante mit 192 MByte geben.

Wenn das so stimmt, dann ist AMD sich wohl sicher dass es funktioniert.

Sam Naffzinger hat explizit gesagt dass AMD bei RDNA 3 nur noch die Dinge in den Infinity Cache reinschmeißt die wirklich davon profitieren.

Und wenn man sich den Verlauf der Kurven anschaut, dann muss man sich fragen was die 512 MByte Infitity cache überhaupt sollen.

Bitte beachten, wenn AMD den Inifity Cache effektiver nutzt, dann werden die Kurven oben steiler.

96MB und damit 25% weniger für 2,5x so viel Shader beim Top-Modell im Gegensatz zum Full Navi21 wirken irgendwie mickrig. Aber wer weiss wie groß die Verbesserung bei der Hit-Rate im RDNA3-IFC wirklich sind?

Wenn die Zahlen stimmen wird es so funktionieren. Bevor man ein Design einfriert, muss man wissen dass es funktioniert. Hier hat auch jemand auf Twitter gesagt, dass wenn AMD ein 384-Bit-Interface verwendet, dann muss die GPU auch eine entsprechende Performance haben.

Nun macht auch der 3D-Cache, den ich in meinem letzten Beitrag in diesem Thread noch ausgeschlossen habe aufgrund der zu geringen Vorteile auch wieder mehr Sinn. Denn auch wenn die Hit-Rate verbessert wurde....Wenn der Cache voll ist, ist er voll. Und 96MB sind eben schneller voll als 192MB.

Der Cache ist genauso schnell voll. Allerdings ist bei 192 MB die Hitrate höher. Dies kann in Zusammenhang mit höherer Taktfrequenz das Unterscheidungsmerkmal der Top SKU sein.

Die 3. Variante der Navi 31 mit 42 WGP erscheint mir erheblich sinnvoller als die RX6800

Auch die Die-Sizes lassen vermuten, dass RDNA3 gar nicht so viel teurer wird wie viele befürchten.

Befürchten ist das falsche Wort. bei einigen Posts hat man den Eindruck bekommen, einige sehnen die höheren Preise herbei.

203mm² für Navi33 sind nochmal 30mm² weniger als Navi23 der RX 6600XT und das bei doppelt so vielen Shadern.

Warten wir ab wie die Shader bei RDNA 3 performen. Wenn sie so gut wie bei RDNA 2 performen wäre es eine Wucht.
Wenn die RDNA 3 Shader mindesttens so performen wie bei RDNA 2, wirft dies allerdings auch ein vollkommen neues Licht auf die Gerüchte bei Phonix Point. Die Shader würden erheblich weniger Platz benötigen als angenommen.

Dazu kommen noch die im Vergleich zu 7nm günstigeren 6nm, der Mining-Crash und die Gerüchte über Wafer-Stornierungen bei TSMC.

Der Mining Crash hat nichts mit den Produktionskosten zu tun. Die Mining Blase machte es einfach die während der Covid-Krise steigenden Produktionskosten abzuwälzen. Man wird sehen wie sich die Preise entwickeln.

Was an Wafer storniert wurde werden wir sehen. Das dürfte sich IMO nicht entscheidend auf die Auslastung von 5- und 7-nm bei TSMC auswirken.

Die Behauptung dass AMD in Q4 die Anzahl der Waferstarts bei 7 nm um 20000 verringert, kann ich nicht glauben.

Daher gehe ich mal von 349 USD aus.

Wie die Preise sich entwickeln hängt von der Spitze ab. Wenn dort Nvidia schneller ist wird sich an den Marktanteilen nichts ändern. Wir wissen weder wie RDNA 3 noch wie Ada performen. Deshalb sind alle spekulationen über Preise müssig.

Außerdem erwähnt der Artikel dass die Hauptzielrichtung für Navi 33 der mobile Markt ist.

Ich kann mir allerdings nicht vorstellen, dass diese Karte das Level einer 6900XT erreicht. So RX 6800 evtl.
Damit ist auch der Gerücht der Rebrands aus der Welt. Einzig Navi24 wird weiter im Entry Level benötigt und wird im Namensschema um eine Kategorie abgewertet (zB RX 7400XT)

Natürlich wird die Navi 33 bei 4K nicht an die 6900XT herankommen. Aber bei 1080 ist das eher machbar.

In einem normalen Markt wird niemand die Navi 24 kaufen, außer sie wird verramscht.

Navi 32 ist mit ~350mm² (davon 150 in 6nm) schon ein entsprechender Sprung, etwas größer als der von Navi23 zu 22.

Die Navi 22 war zu klein. aber das lag daran dass sie Navi 21/2 war.

Ohne die Taktfrequenzen und die IPC zu kennen sind alle Spekulationen müssig.

Und alles steht und fällt damit was Nvidia hervorzaubert.

 

[ETI1120]

Was den Leak von Angstronimcs auch noch glaubwürdig macht sind die Angaben zum Packagingverfahren.

Die Leaker haben sich teure Packagingverfahren herausgegriffen. Im April geisterten Schematas mit Interposern und im Juli Schematas mit Siliziumbrücken ala EBF oder EMIB herum. Beides ist teuer. Nach dem Kapitel Vega, wird AMD IMO keine Silizium-Interposer meht für Gaming-Grafikkarten verwenden.

Angstronimcs erwähnt TSMC Info_oS. Das ist ein FanOutverfahren, das eine hohe Kontaktdichte bietet, aber die Fertigungskosten nicht zu stark nach oben treibt.

Auch dass die Basisvariante ohne 3D-Stacking auskommt erscheint folgerichtig. Klar könnte AMD die Preise für das Topmodell hoch ansetzen. Aber Navi 32 muss erheblich billiger angeboten werden. Und da beide dieselben MCD teilen, müssen die Kosten für die MCD unter Kontrolle bleiben.

 

[ETI1120]

FAD 2022

Advanced Packaging umfasst Verfahren die verwendet werden, um mehrere Dies in ein Package zu integrieren. TSMC und die Benennung ihrer Advanced Packaging Verfahren sind ein einziges Verwirrspiel.

TSMC benennt seine 2.5D-Verfahren anders als in der Industrie üblich. Das kommt daher, dass TSMC die Namen nicht in erster Linie nach der verwendeten Technologie wählt, sondern unterscheidet, ob es ein Chip-First-Verfahren (InFO) oder ein Chip-Last-Verfahren (CoWoS) ist.

• Bei Chip-First-Verfahren werden zuerst die Chips (Known Good Dies, KGD, funktionierende Chips) platziert und dann werden die Verbindungen zwischen den Chips und zum Substrat schrittweise auf die Chips aufgebracht. Dies ist die klassische Vorgehensweise beim FanOut.
• Bei Chip-Last-Verfahren werden die Verbindungsstrukturen hergestellt. Anschließend werden die KDG werden auf den fertigen funktionierenden Verbindungsstrukturen plaziert. Der Klassiker sind die Silizium Interposer.
• Inzwischen wird FanOut auch als Chip-Last-Verfahren umgesetzt. FanOut im Chip-Last-Verfahren ist komplexer als im ChipFirst-Verfahren. Bietet aber prinzipiell den besseren Yield und hat zudem weniger mechanische Spannungen im Package. FanOut mit Chip-Last ist für große und teure Chips eigentlich das Verfahren der Wahl.

Bei TSMC heißt Fanout im Chip-First-Verfahren InFO_oS oder neuerdings auch InFO-R. Das neue Chip-Last-Verfahren heißt bei TSMC CoWoS-R. TSMC beginnt das klassische CoWoS mit Silizium-Interposer als CoWoS-S zu bezeichnen.

Die Weiterentwicklung CoWoS-R+ (mit integrierten Kondensatoren) wird HBM 3 integrieren können und so in die Domain von CoWoS-S eindringen. CoWos-R ermöglicht erheblich billigere Interposer und erhebliche größere Formate als CoWoS-S. CoWoS-S hat eine höhere Leitungsdichte. Als Zwischenstufe wird es CoWoS-L geben. L oder LSI steht für Local Silicon Interconnect (Siliziumbrücke). Also ein Chip-Last-FanOut mit Siliziumbrücke.

Anhand der AMD Patente gehe ich davon aus, dass AMD überwiegend an FanOuts im Chip-Last-Verfahren arbeitet.

Deshalb wundert es mich dass, Angstronomics explizit InFO_oS erwähnt, ich hätte eher CoWoS-R erwartet.

Um den im Angstronomics-Artikel hervorgehobenen bump pitch*) von 35 µm in Relation zu setzen:

• TSMC hat auf der Hotchips 2021 folgende Werte für die bump pitch angegeben
  • InFO_oS: 40 µm
  • InFO_LSI: 25 µm (auf der Brücke)
  • CoWoS-R wurde nicht behandelt, da erst 2022 die ersten Produkte kommen.
• Intel hat auf der Hotchips 2021 folgendes angeben:
  • Sapphire Rapids: 55 µm (EMIB)
  • Meteor Lake von 36 µm (Foveros)

*) bump pitch gibt den Durchmesser Abstand der I/O-Kontakte an. Zu beachten ist, dass TSMC Werte angegeben hat. die 2021 in der Produktion verwendet wurden. Intel hat die Werte von zukünftigen Produkten angeben.

Natürlich ist der bump pitch nur eine Größe für RDL (Leiterbahnebene) eine andere wichtige Größe ist L/S (L = Leiterbahnbreite S = Abstand Freiraum zwischen 2 Leiterbahnen, L+S ist der Abstand)

Leider finde ich in den Hot Chips 2021 Vorträgen von Intel keine Angaben zu L/S von EMIB und Foveros. Bei FanOut sind inzwischen minimale L/S von 2/2 µm möglich. TSMC ermöglich dies bei Info_oS auf 3 von 5 möglichen Ebenen. Bei InFO_LSI hat die Silizium-Brücke ein L/S von 0,4/0,4 µm. Bietet also die 5-fache Dichte im Vergleich zum FanOut.

Wenn man die Vorträge auf der Hot Chips 2021 von Intel und TSMC im Advanced Packaging Tutorial vergleicht, fällt auf:

• der Vortrag von Intel ist erheblich besser, klar strukturiert, tolles Bildmaterial (Photos und Elektronenmikroskop), sehr gut gestaltete Folien
• Intel betont mehrfach die beste Technik zu bieten
• Intel stellt zwei Technologien vor
  • Foveros: Silizium-Interposer entweder passiv (2.5 D) oder aktiv (3D), gibt einen Ausblick auf Hybrid Bonding mit Thermo Compression Bonding TBC
  • EMIB: Silizium-Brücke im Substrat
• der Vortag von TSMC ist nicht gut, schlecht strukturiert, kein Bildmaterial, schlecht gestaltete Folien
• TSMC stellt zig Verfahren vor, darunter
  • Silizium Interposer
  • FanOut
  • Brücke im FanOut
  • TSMC SoIC, Hybrid Bonding mit direkt bonding DBI
    DBI erfordert eine bessere Vorbereitung der Oberflächen als TBC, ist aber IMO das erheblich bessere Verfahren da der eigentliche Vorgang viel unkomplizierter ist.
• Alle Zahlenwerte, die sich leicht vergleichen lassen, sind bei TSMC besser als bei Intel.

Es ist in meinen Augen ein eklatanter Schwachpunkt von Intel, dass Intel nichts mit FanOut vorweisen kann. Intel muss in vielen Anwendungsfällen, die sich problemlos mit FanOut umsetzen lassen, auf EMIB oder gar Foveros zurückgreifen. Dies treibt die Kosten.

Ergänzung (14. August 2022)

Noch eine Anmerkung zur Watsche an die Leaker:
Wenn 2021 das Tapeout erfolgt ist und das Chipdesign ca. 1 Jahr dauert ist es offensichtlich dass AMD die Chips im Jahr 2020 definiert hatte.

Also waren die Zahlen die Greymon 2021 kommuniziert hat um im April 2022 korrigiert hat von Anfang an falsch. Und wenn Angstronomics recht hat, waren auch die korrigierten Zahlen für Navi 32 falsch.

 

[Pestplatte]

Die UVP der Vega56 war aber 399 EUR. Das kann man mit den 260 EUR im Abverkauf im Mindstar (hatte vor meiner 6800 XT auch eine MSI Vega 56 Airboost für 260EUR ergattert) und dem UVP einer 6600XT, die übrigens deutlich schneller ist als eine Vega56 überhaupt nicht vergleichen.

wie viel besser? gibs da einen vergleich? heißt das ich darf hoffen, dass eine 7500xt für 200-250€ (6500xt ab 190€) ein deutliches upgrade nach Jahren ist?

es gibt auch Hersteller, die extrem hohe UVPs künstlich ansetzen, die nie im Laden ankommen (leider fällt mir gerade der Name nicht ein)
Da gibs TV Hersteller deren TVs kosten UVP 1000€ und sind DayOne für 950€ im Laden und es gibt gleichwertige Modelle die UVP 1500€ kosten und auch für 950€ DayOne im Laden kosten.

 

[Serandi]

HOFFENTLICH bleiben die Preise schön oben!! Dann ist wenigstens die Verfügbarkeit besser )
Habe mit meiner RX 6900 XT LC auf eine RX 7900 XT gespart und auf Urlaub verzichtet!

 

[lubi7]

Da frage ich mich jetzt, lohnt sich jetzt noch eine gebrauchte RX 6800 für 370€ zu holen? .....wenn die RX 7800 nur 12GB habe wird 🤔