News AMD Ryzen 3000: Zen 2 mit 16 Kernen für Sockel AM4 als „ES“ im Umlauf

[Taxxor]

Also der IMC hängt am IF , nicht umgekehrt

Wie rum man es nun sagt, macht für die Praxis ja keinen Unterschied, das Resultat daraus ist stets IMC Takt = IF Takt.

Es kann nur so sein das bei Taktraten bis DDR4 3200 ( eventuell 3600 ? ) = 1600-1800 Mhz man den 1/2 Teiler verwendet und so 3200 - 3600 Mhz IF2 Takt erhält .

So rum wäre es natürlich schön, aber wie gesagt, was man bisher darüber hört ist es eben umgekehrt.

Aber auch so rum bliebe das Problem beim Wechsel des Teilers.
3200er RAM mit 1/2 Teiler = 3200MHz IF
4000er RAM mit 1/1 Teiler = 2000MHz IF
man hätte wieder schnelleren RAM gegen langsameren IF getauscht.

 

[aldaric]

Es soll ja nicht nur eine Halbierung des Teilers möglich sein, sondern auch 0,9 / 0,8 / 0,7 etc. So stand das zumindest auch hier mal verlinkt im Forum.

 

[yummycandy]

Es soll ja nicht nur eine Halbierung des Teilers möglich sein, sondern auch 0,9 / 0,8 / 0,7 etc. So stand das zumindest auch hier mal verlinkt im Forum.

Hmm, zumindest im Twitter-Post, worauf sich die News beziehen, steht nur etwas von 1/2.

 

[yummycandy]

Weil das Spekulieren ja so lustig ist.
Es gibt anscheinend schon vor Start ein neues Stepping. Ist nur die Frage ob das sich auf spezielle Dies (CPUs oder I/Os) oder auf den Prozessor insgesamt bezieht. Wichtig wäre auch zu wissen, zu welchem Zeitpunkt das ältere Stepping in Test-CPUs benutzt wurde.
https://www.tomshardware.com/news/ryzen-3000-bios-stepping-amd,39319.html

Der Hintergrund ist folgender. Es gab das Gerücht, daß AMD im Ryzen3000 Die einen mehr oder weniger gravierenden Fehler entdeckt hat, der eine neue Maske erfordern würde.

Das ist natürlich alles extreme Spekulation und nur ein Gedankengang.

 

[Sunjy Kamikaze]

Weiß man eigentlich ob es neue M2. SSD mit PCIe 4 geben wird ?

 

[ZeroStrat]

Es wird spannend jetzt. Ich hoffe auf einen zügigen Launch.

 

[MK one]

Ich würde in einen neuen Stepping jetzt keine ungewöhnlichkeit sehen je mehr sich der Launch nähert , wenn B0 das finale Stepping wird ist das noch gut .
Ryzen 1 war B1 , Epyc Naples B2 mein ich . Das auf der CES ein sehr frühes Exemplar gezeigt wurde war auch klar

 

[R1ng0]

Wieso soll das nicht gehn?
N fetter L4 Cache im IO DIE , schnell angebunden und das wird die neue Fabric sein, und die Latenzen sind mehr
als nur ausgeglichen.

Interessant, gibt es irgendwo mehr Information über diesen L4?

 

[Caramelito]

Ich werd wohl direkt zu Launch kaufen. Da ist die Wahrscheinlichkeit höher, dass die CPU mehr erreichen kann nach OC. Bzw. für den Max Takt weniger Spannung benötigt. Oder man hat komplett pech xD

 

[Iceberg87]

Interessant, gibt es irgendwo mehr Information über diesen L4?

Nicht daß ich es wüßte, leider .

Mir ist derzeit lediglich bekannt, daß das I/O-Die den DDR4-Speichercontroller, die PCIe 4.0 Lanes sowie die Schnittstellen (USB und SATA) enthält.

Ich glaube, die Spekulationen über einen möglichen L4-Cache sind aufgekommen, da der I/O-Chip ja doch recht groß ist - größer als ein 8Core Chiplet. Könnte also eine richtige "Wundertüte" werden . Bin jedenfalls recht gespannt darauf, was da am Ende alles drinnensteckt.

Lg,

Ice

 

[xexex]

Interessant, gibt es irgendwo mehr Information über diesen L4?

Nein! Es wurde nur gemunkelt und es würde durchaus Sinn machen, um die Probleme, die man von den derzeitigen AMD Chips kennt, abzumildern.

Ein gemeinsamer L4 Cache im IO Chip würde einen Prozesswechsel von einem zum anderen Die ermöglichen, ohne dass dafür ein Zugriff auf den langsamen Speicher notwendig wäre.

Mittlerweile glaube ich aber nicht mehr an die Existenz einer zusätzlichen Cachestufe im IO Chip, zumindest nicht in bei der kommenden Generation. Das schließt diese Option aber nicht für zukünftige Generationen aus, wenn der IO Chip irgendwann ebenfalls in 7nm gefertigt wird.

 

[WeltalsWille]

Weiß man eigentlich ob es neue M2. SSD mit PCIe 4 geben wird ?

Wird's irgendwann geben. Der Drang solche SSD einzuführen, dürfte allerdings nicht allzu hoch sein. Einerseits weil der resultierende Performancezuwachs bei typischen Consumeranwendungen wenig bis nicht vorhanden ist und weil die Leistungsaufnahme/Verlustleistung deutlich steigt, wenn man die x4 PCie 4.0 Bandbreite ausschöpft. Schon mit der Verlustleistung bei x4 PCIe 3.0-Anbindung ist man beim Formfaktor M2 oft gezwungen einen Teil der möglichen Performance wegzumanagen.

 

[DonL_]

Nein! Es wurde nur gemunkelt und es würde durchaus Sinn machen, um die Probleme, die man von den derzeitigen AMD Chips kennt, abzumildern.

Ein gemeinsamer L4 Cache im IO Chip würde einen Prozesswechsel von einem zum anderen Die ermöglichen, ohne dass dafür ein Zugriff auf den langsamen Speicher notwendig wäre.

Mittlerweile glaube ich aber nicht mehr an die Existenz einer zusätzlichen Cachestufe im IO Chip, zumindest nicht in bei der kommenden Generation. Das schließt diese Option aber nicht für zukünftige Generationen aus, wenn der IO Chip irgendwann ebenfalls in 7nm gefertigt wird.

Ich bin dagegen fest davon überzeugt, dass wir L4 Cache im I/O sehen werden und es muss nicht unbedingt SRAM sein.

 

[xexex]

Ich bin dagegen fest davon überzeugt, dass wir L4 Cache im I/O sehen werden und es muss nicht unbedingt SRAM sein.

Dagegen sprechen jegliche Leaks, die wir bisher gesehen haben.
http://www.pcgameshardware.de/Matis...-3000-User-Benchmark-12-Kerner-Zen-2-1274424/

 

[DonL_]

M.M. nach erklärt das noch gar nichts.
Keiner weiß wie diese Chips getestet wurden, es ist auch müßig darüber zu streiten, wir sollten es in ein paar Wochen wissen und die Größe des I/O kann man ohne L4 Cache m.A. nach nicht erklären.

 

[Ned Flanders]

@xexex

Jetzt wird's zwar völlig Spekulatius, aber hast du Mal gesehen was das ps5 devkit als Hardware ausspuckt?

https://abload.de/img/walhalla6cjus.png

Aber klar... Andere Baustelle

 

[Sunjy Kamikaze]

Alter verwalter

 

[Rockstar85]

Nein! Es wurde nur gemunkelt und es würde durchaus Sinn machen, um die Probleme, die man von den derzeitigen AMD Chips kennt, abzumildern.

Ein gemeinsamer L4 Cache im IO Chip würde einen Prozesswechsel von einem zum anderen Die ermöglichen, ohne dass dafür ein Zugriff auf den langsamen Speicher notwendig wäre.

Mittlerweile glaube ich aber nicht mehr an die Existenz einer zusätzlichen Cachestufe im IO Chip, zumindest nicht in bei der kommenden Generation. Das schließt diese Option aber nicht für zukünftige Generationen aus, wenn der IO Chip irgendwann ebenfalls in 7nm gefertigt wird.

Schon Mal dran gedacht dass Zen2 eventuell von Jim Keller erdacht wurde? Dann wäre es Durchaus möglich

 

[Taxxor]

Aktuell gehen Gerüchte um, dass für Zen3 der I/O Die integrierten Speicher erhält und in 7nm+ gefertigt sein wird. Zusammen mit Gerüchten über SMT4(4 Threads pro Kern), wobei je nach CPU 2, 3 oder 4 Threads pro Kern genutzt werden. Somit könnte Milan(Epyc 3) 64 Kerne und 256 Threads bieten.

 

[Iceberg87]

@xexex

Jetzt wird's zwar völlig Spekulatius, aber hast du Mal gesehen was das ps5 devkit als Hardware ausspuckt?

https://abload.de/img/walhalla6cjus.png

Aber klar... Andere Baustelle

Mußte erstmal etwas überlegen bis ich verstanden habe warauf du hinauswolltest . Da die PS5 ja auch mit Zen2-Chips laufen werden ergibt das schon einen Sinn. Wow, 1GB L4-Cache. Wußte gar nicht, daß die PS5 so ne üppige Hardwareausstattung bekommt. Wobei ich bei der Menge stark vermuten würde, daß dieser L4-Cache extern ist.

Aber mal ein bisserl weiterspekuliert wenn wir schon dabei sind . Ich frage mich gerade, wie groß so ein L4-Cache bei Zen2 sein müßte. Eine weitere Cachestufe sollte schon um einiges größer sein - da macht 1GB bei der PS5 durchaus Sinn (bei 32MB L3). Aber soviel paßt m.M.n. auch in den großen I/O-Chip bei Zen2 nicht rein.

Anders überlegt könnten aber auch 64MB L4 Cache ausreichend sein. Wenn es nur darum ginge, die Latenzen bei der Intra-CCX-Kommunikation auszubügeln. Mal davon ausgehend, daß der Zen2 - 16Core 64MB L3-Cache haben wird: Der komplette L3-Cache aller CCX könnte somit stets im L4-Cache gespiegelt werden. Ob so etwas technisch überhaupt realisierbar bzw. sinnvoll wäre weis ich nicht.

Glaube aber auch nicht, daß ein L4-Cache kommen wird. Sowas wäre bestimmt schon geleakt worden .