News Epyc-Prozessoren: AMD schließt Tape-out von Venice in TSMC N2 erfolgreich ab

eastcoast_pete schrieb:
Samsung Foundry hat in der Tat seit Jahren große Probleme, und hat Stand Q4 2024 EUV (!) Fabs mangels Aufträge stillgelegt.
TSMC hat seit 6nm EUV für die untersten Layer im Einsatz, eine Variante 7nm auch schon.

EUV 1.Generation wird und bleiben und 2nm bei Samsung läuft besser als erwartet.

AMD muss für ein 70 mm2 Chiplet in 2nm mit etwa $50 rechnen, die Größe soll ja auch der 12-Core mit 48 MB L3 haben.
Da sind gesalzen Endkundenprwise Zen 6 zu erwarten, mal abwarten, wie der Markt reagiert.
 
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Piak schrieb:
Das Tempo das TSMC an den Tag legt ist Wahnsinn. Sie ruhen nicht, obwohl sie schon führen. Insofern gönne ich Ihnen auch den Erfolg.
Intel, Nokia und andere wurden für mangelden Fortschritt "belohnt"
Nokia hat sich nicht ausgeruht. Das iPhone machte von heute auf morgen ein Touch-Interface zur Pflicht. Das hatte Nokia nicht. Nokia konnte/wollte es nicht selbst entwickeln und hat mit Windows Phone aufs falsche Pferd gesetzt. Hätte Nokia auf Android gesetzt, wäre IMO das ganze viel besser für Nokia gelaufen.

Bei Intel ist es erheblich komplizierter. Die Position die Intel 2014 bei den Clients und Servern erreicht hatte, beruhte zu großen Teilen auf der überlegenen Halbleiterfertigung und/oder den Fehlern der Konkurrenz und nur teilweise auf dem Können der CPU-Architekten bei Intel.
  • Die Halbleiterfertigung von Intel war exakt auf die Bedürfnisse der CPUs (High Performance) zugeschnitten und war den Foundries im Jahr 2014 auch noch um 1 1/2 Generationen voraus.
  • AMD mussten den K9 einstampfen, hatte im K10 den berühmt berüchtigten TLB Bug und dann kam mit Bulldozer (K11), einer verrückten Wette, der klassische Fehlschlag. Mit diesem Hattrick hätte AMD sich beinahe selbst abgeschossen.
  • Bei den Klassischen Serveranbietern mit RISC Architektur ging es schon in den 2000er bergab. HP hat die erfolgreiche HP PA wegen Itanium eingestellt. Die anderen bis auf IBM mussten aufgeben, weil sie in Preisleistung gegen X86 nicht standhalten konnten. Allen gemeinsam war, dass sie keinen Zugriff auf eine Halbleiterfertigung hatten, die der von Intel auch nur halbwegs ebenbürdig war.

Nagilum99 schrieb:
Intel hat sich bekanntermaßen verschluckt. Das passiert, wenn man etwas überschätzt.
Es ist nicht so, dass sie sich einfach ausgeruht haben - auch wenn das Märchen sich bei einigen hartnäckig hält.
Wenn Du damit auf das 10 nm Debakel anspielst, nur weil Bob Swan die Geschichte so erzählt hat, muss sie noch lange nicht stimmen.

Es ist klar, dass 7 nm Nodes, wenn man DUV*) verwendet nur mit SAQP (Self Aligned Qudrupel Pattering) und (Self Aligned Double Patterning) umsetzbar sind.

Angaben von Wiki Chip zur Verwendung vom Patterning bei N7
1745019804337.png
https://en.wikichip.org/wiki/7_nm_lithography_process#N7

Aus einem Vergleich von Intel 4 und Intel 7:
1745020708939.png

https://www.semiconductor-digest.co...ried-and-tested-copper-with-cobalt-liner-cap/

Die Werte von Intel 7 aka 10 nm sind nicht ambitionierter als TSMC 7 nm, eher anders herum. Lediglich bei M1 liegt Intel tiefer, ansonsten liegt TSMC tiefer. 10 nm war also nicht zu ambitioniert, es könnte allerdings sein dass Intel, das Multi Patterning nicht in den Griff bekam.

Der Schlüssel bei den Problemen mit 10 nm wird allerdings beim Einsatz von Cobalt bei M0 und M1 gesehen. Das wurde bei 10 nm aka Intel 7 eingeführt. Intel 4 ging wieder davon weg und verwendet bei M0 bis M4 enhanced Copper (eCU).

1745021315226.png


Enhanced Cooper entspricht, dem was TSMC seit 16 nm in den kleinsten Metallisierungsebenen einsetzt.

Und ein ganz wichtiger Faktor ist IMO, dass im Zeitraum bevor das 10 nm Debakel losging, sehr viele erfahrene Halbleiterexperten Intel verlassen haben. Dass es bei der Einführung eines neuen Nodes Herausforderungen und Probleme gibt, ist normal und gehört zum Geschäft. Nicht normal war, dass Intel diese Probleme erst nach einigen Jahren und mehrere Anläufen in den Griff bekam.

*) Ebenso ist die Geschichte Unsinn, dass es daran gelegen hätte, weil Intel kein EUV verwendet hätte.
  • Zu dem Zeitpunkt an dem 10 nm ursprünglich fertig werden sollte, war EUV nicht für eine HVM bereit.
  • TSMC hat 7 nm ohne EUV umgesetzt, also das erforderliche Multi Pattering gemeistert. Erst als 7 nm fertig war, hat TSMC in N7+ (2019) bei einigen Masken EUV eingesetzt. Und dadurch Erfahrung gesammelt, die TSMC bei 5 nm (2020) sehr geholfen haben.
  • Ein Zufallsfund zu GF: https://ieeexplore.ieee.org/document/8268476, offensichtlich wollte GF es bei 7 nm zuerst auch ohne EUV probieren und erst später EUV einführen.
  • Samsung hat die ersten EUV Anlagen IIRC im Jahr 2019 in die HVM integriert.
  • Intel hatte schon längst EUV Anlagen in den Entwicklungsabteilungen. Intel konnte also abschätzen ob EUV HVM tauglich war oder nicht.
  • Bob Swan (CEO von Januar 2019 bis Februar 2021) hatte den Plan sich von der Halbleiterfertigung zu trennen. Nach zwei Jahren bekam das Board kalte Füße und hat dann doch Pat Gelsinger geholt, mit dem man sich 2019 nicht geeinigt hat, weil er die Halbleiterfertigung weiterführen wollte. Pat Gelsinger hat eine 180° Kehrtwende hingelegt. Aber auch Pat Gelsinger hat erst die ersten EUV Systeme für die HVM erst für Intel 4 angeschafft.
Im übrigen hat EUV seine ganz eigenen Probleme. Mit EUV einen hohen Waferdurchsatz und einen hohen Yield zu erzielen, ist eine ganz besondere Herausforderung.

Alleine schon die kleinere Wellenlänge des Lichts hat auch unerwünschte Folgen. Zum Beispiel steigt die Energie der Photonen im Vergleich zu DUV um mehr als den Faktor 10.
1745067617379.png

https://general.chemistrysteps.com/calculate-energy-of-a-photon/

eastcoast_pete schrieb:
Deshalb hab ich ja "laut eigenen Angaben " geschrieben. Ganz irrelevant ist GAA bei Samsung trotzdem nicht, und erwähnen muss man sie um vollständig zu sein.
Auf die Frage nach Samsung, genügt es zu erwähnen, dass Samsung Foundry noch nichts relevantes mit GAA geliefert hat. Obwohl Samsung schon vor fast drei Jahren bei GAA ganz laut erster gebrüllt hat.

Wenn Samsung mit 3 nm oder 2 nm etwas relevantes liefert, kann man wieder über Samsung reden. Aktuell kursieren jede Menge Gerüchte, die sich allerdings widersprechen. Und selbst von Samsung selbst hört man widersprüchliches.

Und da wir in einem AMD Thread sind:
Alle paar Monate werden Geschichten erfunden, AMD ließe demnächst bei Samsung fertigen. Mal ist die Rede von einem konkreten Produkt/Die, Mal ist die Rede AMD wechselt mit mehreren Dies oder gar bei einem kompletten Node zu Samsung.

Auf eine dieser Geschichten angesprochen hat Lisa Su zurückgefragt: "Do you believe Korean media outlets?"

Wenn wieder einmal der Blödsinn kursiert AMD ließe bei Samsung Foundry fertigen, einfach nochmal die Pressemitteilung lesen, die dieser News zugrunde liegt.

Kazuja schrieb:
Auch ja, aber auch noch ein Haufen andere Themen:
Die gibt es ganz sicher. Das größte Thema ist die Folklore über Intel, die die Sicht verstellt.

Intels Erfolgsgeschichte mit den x86 Prozessoren hat die Schattenseite, dass Intel das Speichergeschäft aufgeben musste und dabei 1/3 der Belegschaft rausgeekelt und rausgeschmissen hat. Und massenhaft Leute rauszuschmeißen zieht sich seit dem, wie der rote Faden durch die Historie von Intel. Hier hat sich vor allem Brian Krzanich Unmut zugezogen, weil er Leute rausgeschmissen hat, um Geld für neue Geschäftsfelder frei zu schaufeln und gleichzeitig Aktien für Milliarden von Dollar zurückgekauft hat. Mit seinen Investments war Brian Krzanich nicht erfolgreich. Intel hat Altera für 16,7 Milliarden USD gekauft und diese Woche einen 51 % Anteil für 4,46 Milliarden verkauft. Während der Preis anderer Halbleiterunternehmen explodiert ist, hat es das Missmanagement von Intel geschafft den Preis von Altera zu halbieren.

Ganz besonders übel wird Brian Krzanich genommen, dass er mit dem Geld, das er auch bei der Entwicklung von Halbleiterprozessen und von CPUs eingespart hat, Drohnenhersteller gekauft hat.

Kazuja schrieb:
hab mal gelesen das leitende Ingenieure bei Intel, wie „Beamte“ nur mit Aktienanteilen von Intel aufgetreten sind.
Davon habe ich noch nie etwas gehört.

Andy Grove hatte bei Intel ein System eingeführt, das das Gehalt strikt an das Erreichen der vereinbarten Ziele bindet. Pat Gelsinger hat nach seiner Rückkehr lautstark moniert das Brian Krzanich dieses System abgeschafft hat. Pat Gelsinger hat es wieder eingeführt in seinem Bestreben zu den guten alten Zeiten zurückzukehren.

Im Interview mit Ian Cutress für Anandtech im Juni 2021 hat Jim Keller über seine Zeit bei Intel gesagt:
Alle dachten, das Mooresche Gesetz sei tot, und ich dachte: „Heiliger Strohsack, das ist die Firma mit dem Mooreschen Gesetz! Es war wirklich lästig, wenn [als Ingenieur] dein Hauptthema war, dass [das Moore'sche Gesetz tot ist], denn ich dachte, dass es das nicht war.
Übersetzt mit DeepL.com (kostenlose Version)

Und hier hat sich IMO sowohl in der Halbleiterfertigung als auch im Chipdesign/CPU Architektur die ungesunde Haltung eingeschlichen, wenn wir (die allerbesten) es nicht (besser) hinbekommen, dann bekommen es die anderen erst recht nicht hin.

Eine weiteres Zitat aus diesem Interview über Intel:
Ich hatte gedacht, ich würde dorthin gehen, weil es dort einen Haufen neuer Technologien zu bauen gäbe. Ich verbrachte die meiste Zeit damit, mit dem Team an organisatorischen und methodischen Veränderungen zu arbeiten, z. B. an neuen CAD-Tools, neuen Methoden und neuen Wegen zur Chipentwicklung. Ein paar Jahre vor meinem Eintritt in das Unternehmen wurde die so genannte SoC-IP-Ansicht für die Chipentwicklung eingeführt, im Gegensatz zu Intels historischer monolithischer Ansicht. Um ehrlich zu sein, lief das nicht so gut, denn man nahm die monolithischen Chips, die großartigen Client- und Serverteile, und zerlegte sie einfach in Teile. Man kann sie nicht einfach in Stücke brechen - man muss diese Teile und einen Teil der dazugehörigen Methodik tatsächlich neu aufbauen.*)
Übersetzt mit DeepL.com (kostenlose Version)

Das ist nur eine von vielen Stimmen, die besagen, dass die Chipentwicklung von Intel veraltet war. Dies war nicht behoben als Jim Keller zu Tenstorent ging. Pat Gelsinger sprach im Bezug auf die Chipentwicklung von "mess" (Chaos, Durcheinander Schlamassel). Man muss sich nur das Drama mit Sapphire Rapids anschauen. Intel benötige 12 Steppings. Das ist ein Problem vor allem im Chip Design und eher nicht der Halbleiterfertigung.

*) Das Zitat zur SoC-Entwicklung muss man im Kontext zu dem sehen was AMD mit dem Infinity Fabric gemacht hat, siehe verlinktes Video unten.

Veränderungen in einer erfolgreichen Organisation sind schwer. Hier hat das Totschlagargument gegen Veränderungen Gewicht: "Das haben wir schon immer so gemacht". In Unternehmen in denen es nicht gut läuft, provoziert dieser Spruch nur eine Antwort: "Eben". D. h., das haben wir schon immer so gemacht, ist in dieser Situation ein Argument für die Änderung.

Das berühmteste Zitat von Andy Grove war: "Erfolg führt zu Selbstzufriedenheit. Selbstzufriedenheit führt zu Misserfolg. Nur die Paranoiden überleben."

Die eine Tragik war, dass Andy Grove nicht bemerkt hat dass sich die Selbstzufriedenheit*) bereits zu seiner Zeit bei Intel breit gemacht hatte. Die zweite Tragik war, dass Intel alle Inflection Points**) seit 2000 verpasst hat. Obwohl Intel duzende Milliarden USD dafür ausgegeben hat, um neue Geschäftsfelder zuzukaufen oder aufzubauen.

*) Aus Selbstbewusstsein wird Selbstüberschätzung, Geringschätzung von Konkurrenz und Kunden.

**) Inflection Points sind Ereignisse, Technologien oder Entwicklungen die Branchen grundlegend verändern. Andy Grove berühmtes Buch "Only the Paranoids Survive" hatte Inflection Points zum Thema. Wie man sie erkennt, meistert und für sich nutzt.

Kazuja schrieb:
Stell dir vor, du bis 52 Jahre alt und hast 40 Mio.$ in Intel Aktien in deinem Depot und sollst krass den Laden auf Vordermann bringen mit Innovationen. So ungefähr.
Wo ist das Problem, wenn man Ingenieur sein will? Und offensichtlich will jemand der Aktien für 42 Millionen USD in seinem Depot hat und noch als leitender Ingenieur arbeitet, immer noch Ingenieur sein.

Die Geschichten, die ich gehört habe, laufen darauf hinaus, dass sich die Intel Leute nicht vom PC lösen konnten und deshalb die Anforderungen der Mobil Phones nicht wirklich verstanden haben. Den Erfolg im PC Markt konnte Intel auf die Server ausweiten. IMO vor allem Dank der auf High Performance optimierten Halbleiterfertigungstechnik.

Aber das war es dann. Alle anderen Versuche neue Geschäftsfelder neu aufzubauen sind letztendlich gescheitert. Außerdem hat Intel vor lauter Konzentration auf den PC Markt den Embedded Markt bis auf ein paar Nischen Arm überlassen.

Kazuja schrieb:
Wenn jemand „satt“ ist und genug hat (Intel war ja Weltmarktführer Jahre lang) dann hat er nicht mehr soviel Motivation sich weiterzuentwickeln. Veränderungen einzuleiten etc.
Wer sich als Ingenieur nicht mehr weiterentwickeln will, muss den Job sofort an den Nagel hängen. In einer gesunden Firmenkultur passiert das auch.

IMO ist das Problem ein anderes und eben nicht auf individueller Ebene*). Das Unternehmen erkennt nicht, dass sich die Spielregeln ändern und dass das alte Erfolgsrezept oder Geschäftsmodell nicht mehr funktioniert. Andy Grove hat nicht umsonst von Inflection Points geschrieben. Intel wurde durch den Inflection Point Personal Computer ganz groß und unglaublich erfolgreich. Alle erfolgreichen Anbieter von Mini Computern haben den PC als Spielzeug abgetan. Sie wollten nicht wahrhaben, dass der PC ihren Markt auffressen wird. Weil sie gar nicht oder viel zu spät auf die neuen Gegebenheiten reagiert haben, wurden sie vom Markt gefegt.

*) Wenn man Mal vom Firmengründer absieht, den alle verehren und bei dem es niemand wagt zu widersprechen.

Nagilum99 schrieb:
Außerdem war Pat Gelsinger z.B. immer ein "Vollblutintelianer", der hat wohl deutlich mehr Kohle und wurde ganz sicher unfreiwillig gegangen, bevor sein Werk vollendet war.
Bei Pat Gelsinger könnte man so wie er als CEO agiert und geredet hat, sogar von Übermotivation reden.

Der neue Intel CEO macht den Job nicht wegen des Geldes, ihn reizt die Aufgabe und die Chance der Retter von Intel zu werden.

Lisa Su macht auch nicht den Eindruck dass sie demnächst aufhören will. Ihr Aktienpacket ist ein bisschen größer.

Molokai schrieb:
Ob das bei GPUs auch eine Rolle spielt?
GPUs profiteren mindestens ebenso wie CPU von neuen Nodes.

GPUs haben in der Regel große Dies. Sie werden erst dann auf dem neuen Node hergestellt, wenn die Fehlerrate des Prozesses weit genug gesunken ist. Dann wird auch bei den großen Dies eine gute Ausbeute (Yield) erreicht. Das ist der Grund, warum GPUs später auf einen neuen Node wechseln.
Kazuja schrieb:
Klar absolut, Veränderungsprozesse und Innovationen sind möglich und es gibt richtig gute Beispiele dafür.
AMD, Porsche (die Zeit unter Wendelin Wiedeking), IBM und auch Intel wird seinen Weg gehen, denke ich.

Ich wollte mit meinem Beitrag nur darauf hinaus, dass es bei AMD und auch bei Intel mehr benötigt als „nur“ eine Frau Dr. Su.

Lassen wir Mal Jim Keller antworten, aus demselben Interview:
Alle waren der Meinung, dass das AMD-Team nicht geradeaus schießen konnte, und ich war sehr fasziniert von der Möglichkeit, einen wirklich großartigen Computer mit dem Team zu bauen, von dem alle dachten, es sei überfordert. So wie niemand dachte, dass AMD ein großartiges CPU-Designteam hätte. Aber wissen Sie, die Leute, die Zen entwickelt haben, hatten 25 bis 30 Jahre Berufserfahrung bei AMD. Das war der Wahnsinn.

Bulldozer und Zen waren dieselben Leute. Warum haben sie Bulldozer vergeigt und bei Zen sehr gute Arbeit abgeliefert?

Bei AMD brauchte es laut Joe Macri zwei Leute um die Veränderungen anzustoßen, Lisa Su und Mark Papermaster:

Joe Macri beschreibt wie wichtig Lisa Su und Mark Papermaster waren. Beide dafür gesorgt dass die Entwicklungsmethologie bei AMD neu aufgebaut wurde, was bei den CPUs die eigentliche Aufgabe von Jim Keller bei AMD war. Der macht im Interview sehr klar, dass er nicht direkt an Zen gearbeitet hat. Er hat das Team neu aufgestellt, dass Zen gebaut hat.

Der Vortrag von Joe Macri ist von 2019 und ist absolut sehenswert. Alleine die Schilderung der Probleme der Halbleiterfertigung, die seit dem Ende von Dennart's Law auftraten, ist brilliant. Ab Minute 29 driftet Joe Macri bei seiner Vision für den PC in 10 Jahren, IMO ein bisschen zu sehr ins Science Fiction ab.

In diesem Vortrag wird übrigens deutlich, dass AMD zuerst das SoC um den Infinity Fabric herum komplett neu aufgebaut hat und erst dann das SoC in Chiplets zerlegt hat. An den Schnittstellen der Chiplets musste AMD somit "nur" den Inifinity Fabric wieder verbinden. Das geschah bei den CPUs über Infinity Fabric over Package (IFOP). Strix Halo verwendet das erste Mal ein Interface in der vollen Breite des Infinty Fabrics und verzichtet auf SERDES. Das wurde auch als Sea of Wires bezeichnet.

Um ein bisschen On Topic zu werden:
Wenn Strix Halo wie viele sagen ein Vorgeschmack auf Zen 6 ist, wird Zen 6 wird das was AMD bei Zen 2 begonnen hat, auf eine ganz neue Basis stellen. Die Änderungen beim Packaging sind ebenso wichtig

Kazuja schrieb:
Die „Mannschaft“ muss mitziehen und das ist bei einem Unternehmen wie Intel manchmal nicht so einfach.
Um mitziehen zu können muss schon jemand in die richtige Richtung ziehen. Das bedeutet die Firmenleitung muss wissen in welche Richtung es gehen soll. Und das muss sie der Mannschaft vermitteln. Das funktioniert nur wenn die Mannschaft der Firmenleitung vertraut, an die Ziele glaubt und an sich selbst glaubt.

Das Problem bei Intel ist nicht in erster Linie die Mannschaft. Die Führung, die Strukturen und die Kultur sind bei Intel das Problem.

https://x.com/ctnzr/status/1737561214048186680
https://x.com/RajaXg/status/1892222720710152315

Der Kern des AMD Advanced Packaging Teams kam von Intel, auch wenn es Raja Swaminathan nur zwei Jahre bei Intel ausgehalten hat. Sie haben den Abgang von Brian Black kompensiert, der HBM entwickelt hat.

Jim Keller beschreibt im Interview mit Ian Cutress sehr gut, wie es gelungen ist die CPU-Entwickler von AMD zu überzeugen, dass sie einen high performance Kern bauen können. Im Interview mit Mike Clark, dem letzten Interview, das Ian Cutress für anadtech gemacht hat, hat er Mike Clark auf dieses Meeting angesprochen. Mike Clark hat gesagt, dass die CPU Entwickler, die nicht überzeugt waren, gegangen sind. Das waren viele gute Leute.

Aber es war IMO wichtig dass sie gegangen sind. Sie sind nicht geblieben und haben sich den notwendigen Änderungen in den Weg gestellt. Aber das Gehen fällt bei einem Unternehmen das in den Untergang schlittert viel leichter als beim dominierten Marktführer.

mae schrieb:
Von Skylake bis Comet Lake gab es tatsaechlich keine IPC-Verbesserung, zwischen Sandy, Haswell, und Skylake aber schon. Hier ein paar Daten dazu.

Es gibt durchaus einige Benchmarks in der Grafik, bei denen die Steigerung von Haswell (2013) zu Skylake (2015) steiler ist als die von Skylake zu Rocket Lake (2021, aber im Prinzip Ice Lake von 2019), z.B. fib. Es gibt auch andere Faelle.
Diese Grafik die Du ohne jeden Kontext her zauberst zeigt wie sich die IPC bei ein paar Microbenchmarks entwickelt hat. Microbenchmarks zeigen Auswirkungen von Änderungen der Microarchitektur oder von Optimierungen der Compiler sehr gut. Mit Microbenchmarks kann man zeigen wo eine Mikroarchitektur sehr gut ist oder wo sie Probleme hat.

Einzelne Microbenchmarks haben keine Aussagekraft über die Alltagsperformance dieser Architekturen. Und den Quasi Stillstand den alle Empfunden haben, gab es bei der Alltagsperformance.



Ich finde übrigens diese ganze Diskussion über den Performancezuwachs bei Intel in den 2010er witzlos. Schaut Euch doch Mal die jeweiligen Ankündigungen von Intel und die Tests von CB zu den einzelnen Releases an.

Vor allem überseht ihr den wesentlichen Aspekt. Durch die Explosion der Anzahl der Kerne hat sich die Charakteristik der Serverprozessoren grundlegend geändert. In den 2000er haben die Server Prozessoren massiv von den High Performance Prozessen von Intel profitiert. High Performance ist heutzutage nur noch in wenigen Nischen relevant. Heute sind für Server Prozessoren so wie bei den GPUs Prozesse notwendig, die auf wenig Power und hohe Dichte optimiert sind. Bei Notebooks sind auf wenig Power optimierte Prozesse wichtig.
 

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ETI1120 schrieb:
Das geschah bei den CPUs über Infinity Fabric over Package (IFOP). Strix Halo verwendet das erste Mal ein Interface in der vollen Breite des Infinty Fabrics und verzichtet auf SERDES. Das wurde auch als Sea of Wires bezeichnet.
Ich möchte nur zwei Kleinigkeiten ergänzen:
Schon MI300A/C kommt ohne SERDES aus, in dem 3D-Stacking genutzt wird (CCD auf IOD, statt direkt daneben wie bei Strix Halo oder weiter weg wie bei den anderen).
Und IF klappt darüber hinaus auch noch über PCIe-Lanes, womit AMD Dual-Socket Epyc Systeme ermöglicht, sowie koheränt angebundene GPUs ermöglicht hat (MI250X mit Epyc Trento nutzte IF über die PCIe-Lanes, womit Frontier als erstes HPC-System in der Top500-Liste im Exaflop-Bereich gelandet ist).
ETI1120 schrieb:
High Performance ist heutzutage nur noch in wenigen Nischen relevant.
In gewisser Weise ist IBMs z nicht nur der letzte echte Mainframe, sondern auch der letzte "klassische" Serverprozessor.
 
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ETI1120 schrieb:
Nokia hat sich nicht ausgeruht
Da hab ich ne andere Meinung. Symbian ist bis heute eins der besten Betriebssysteme die es je gab. Nokia waren mit Symbian die einzigen am Markt die die Möglichkeit gehabt hätten, ordentliche Entwicklungsumgebung und ein riesen Ökosystem zur Verfügung zu stellen.
 
stefan92x schrieb:
Ich möchte nur zwei Kleinigkeiten ergänzen:
Schon MI300A/C kommt ohne SERDES aus, in dem 3D-Stacking genutzt wird (CCD auf IOD, statt direkt daneben wie bei Strix Halo oder weiter weg wie bei den anderen).
Und IF klappt darüber hinaus auch noch über PCIe-Lanes, womit AMD Dual-Socket Epyc Systeme ermöglicht, sowie koheränt angebundene GPUs ermöglicht hat (MI250X mit Epyc Trento nutzte IF über die PCIe-Lanes, womit Frontier als erstes HPC-System in der Top500-Liste im Exaflop-Bereich gelandet ist).

In gewisser Weise ist IBMs z nicht nur der letzte echte Mainframe, sondern auch der letzte "klassische" Serverprozessor.
Die Cache Architektur und Größe von Telum und jetzt Telum II ist schon isoliert betrachtet hochinteressant, und alleine schon deshalb sind die Details zu den Telums IMHO sehr lesens- und wissenswert.
 
Piak schrieb:
Symbian ist bis heute eins der besten Betriebssysteme die es je gab.
Ich habe mich nie damit beschäftigt, aber ich habe eigentlich nur positive Stimmen zu Symbian vernommen. Mit Qt hatte Nokia sogar einen sehr guten Framework für graphische User Interfaces im Haus.

Deshalb war ich eigentlich schon überrascht, dass Nokia nicht versucht hat, Qt auf Symbian zu setzen. Was der Grund dafür war, es nicht selbst zu versuchen, kann ich als außenstehender nicht beurteilen. Deshalb habe ich auch "konnte/wollte" geschrieben.

Die Entscheidung für Windows Phone war offensichtlich falsch, und das war vorhersehbar.
Piak schrieb:
Nokia waren mit Symbian die einzigen am Markt die die Möglichkeit gehabt hätten, ordentliche Entwicklungsumgebung und ein riesen Ökosystem zur Verfügung zu stellen.
Das ist Deine Meinung. Die Verantwortlichen von Nokia kamen zum Schluss, dass sie es selbst nicht hinbekommen. Ob es nur die Pfeife von CEO war, ein EX Microsoft Mann, oder ob diese Entscheidung breiter getragen wurde weiß ich nicht. Zeit ist ein wichtiger Faktor, denn Nokia brauchte ASAP ein Betriebssystem mit Touch Interface.

Aber Nokia hat nicht verschlafen. Nokia hat eine offensichtlich falsche Entscheidung getroffen. Und das ist etwas grundsätzlich anders. Auch wenn das Ergebnis aufs selbe hinaus läuft.
stefan92x schrieb:
Ich möchte nur zwei Kleinigkeiten ergänzen:
Schon MI300A/C kommt ohne SERDES aus, in dem 3D-Stacking genutzt wird (CCD auf IOD, statt direkt daneben wie bei Strix Halo oder weiter weg wie bei den anderen).
Stimmt, die MI300 hatte ich vergessen.
stefan92x schrieb:
Und IF klappt darüber hinaus auch noch über PCIe-Lanes, womit AMD Dual-Socket Epyc Systeme ermöglicht, sowie koheränt angebundene GPUs ermöglicht hat (MI250X mit Epyc Trento nutzte IF über die PCIe-Lanes, womit Frontier als erstes HPC-System in der Top500-Liste im Exaflop-Bereich gelandet ist).
Eine gute Architektur ist skalierbar.

Sam Naffziger et al in Pioneering Chiplet Technology and Design for the AMD EPYC™ and Ryzen™ Processor Families:

Das Multi-Chiplet-Design des AMD EPYC™-Prozessors der ersten Generation führt zu einer zusätzlichen Verbindungslatenz, wenn die Chiplets über die Infinity Fabric™ on-package (IFOP) kommunizieren müssen, die als Punkt-zu-Punkt-Verbindungen direkt auf dem organischen Gehäusesubstrat implementiert sind [6]. Für die IFOP-Verbindungen werden kundenspezifische Hochgeschwindigkeits-SerDes-Schaltungen verwendet. Im Vergleich zu SerDes für Off-Package-I/O wie PCIe gen3, die etwa 11pJ pro Bit verbrauchen, wurden die IFOP-SerDes sorgfältig für kürzere Paket-Substrat-Streckenlängen optimiert und erreichen eine Leistungseffizienz von ~2pJ pro Bit. Die Übertragung von Daten über die IFOP-Links stellt im Vergleich zu einem monolithischen Chip immer noch einen einem monolithischen Chip, bei dem die On-Chip-Verbindungsleistung typischerweise viel weniger als als 1 pJ pro Bit liegt, wobei die genauen Stromkosten von der Streckenlänge und anderen Faktoren abhängen.

Wenn AMD die IP Blöcke über das Infinity Fabric zu einem SoC verbinden kann, wieso beim SoC aufhören? Dann sollte 2 oder mehr SoC zu einem Device zu verbinden auch kein Problem sein. AMD hat nicht aus Versehen den physikalischen Layer von PCIe für die OFF Die Ininfity Fabric Verbindungen gewählt.

Aber die Karriere von Infinity Fabric geht weiter: https://www.eetimes.com/open-standard-aims-to-connect-ai-accelerators/

eastcoast_pete schrieb:
Die Cache Architektur und Größe von Telum und jetzt Telum II ist schon isoliert betrachtet hochinteressant, und alleine schon deshalb sind die Details zu den Telums IMHO sehr lesens- und wissenswert.
Das sind aber auch Prozessoren die für einen einzigen Anwendungsfall entwickelt wurden. Dann kann IBM kompromisslos auf diesen Anwendungsfall optimieren.
 
Ich bin dann doch überrascht, dass man so früh schon mit HPC Chips auf 2NM setzt, ich dachte zuerst noch auf N3P.
Da der Sprung von N2 auf N3 zwar klein ist, aber N4/5 insgesamt doch größer sein wird, wird das spannend.
Letztlich kommen die Dies auch irgendwann in den Desktop, ich hoffe AMD hat hier aber auch größere Architekturänderungen vor, weil Zen 5 war eigentlich etwas enttäuschend.
Umgekehrt macht man selten eine größere Architekturänderung und einen großen, hier fast doppelten Prozess-Sprung auf Einmal, da kommt die Änderung wohl erst mit Zen 7 (und einem neuen Sockel).
 
[Ueber diese Grafik:]

ETI1120 schrieb:
Diese Grafik die Du ohne jeden Kontext her zauberst zeigt wie sich die IPC bei ein paar Microbenchmarks entwickelt hat. Microbenchmarks zeigen Auswirkungen von Änderungen der Microarchitektur oder von Optimierungen der Compiler sehr gut. Mit Microbenchmarks kann man zeigen wo eine Mikroarchitektur sehr gut ist oder wo sie Probleme hat.

Einzelne Microbenchmarks haben keine Aussagekraft über die Alltagsperformance dieser Architekturen. Und den Quasi Stillstand den alle Empfunden haben, gab es bei der Alltagsperformance.

Das sind keine Microbenchmarks, die spezielle Eigenschaften von Mikroarchitekturen zeigen sollen. Hier der gewuenschte Kontext: Die Grafik zeigt Daten, die fuer diesen Artikel gesammelt wurden, und zwar IPC fuer die Benchmarks, die auf Gforth laufen, und zwar der Variante mit der im Paper beschriebenen Optimierung "cib". Die Benchmarks sind in Abschnitt 5.2 und Figure 6 des Artikels beschrieben. Ich wuesste jetzt keinen Grund, warum Intels Entwickler fuer eine Gforth-Version entwickelt haben sollten, die es erst 2024 gab (der juengste Kern in der Grafik erschien 2021), und ich bezweifle stark, dass sie ueberhaupt jemals speziell fuer Gforth entwickelt haben.

Es kann natuerlich sein, dass Gforth mehr als "Alltagsperformance" von den Veraenderungen der Mikroarchitektur profitiert, aber jedenfalls hat Intel an der Mikroarchitektur gearbeitet und ist nicht stillgestanden. Tatsaechlich erwarte ich aber, dass Gforth weniger profitiert als Code, der in Mainstream-Programmiersprachen geschrieben ist, weil Gforth keine SIMD-Befehle verwendet.

Was das Empfinden eines Stillstands bei der Alltagsperformance angeht, scheint mir, wirst Du alle Benchmarkergebnisse ablehnen wirst, wenn Sie nicht Dein Empfinden bestaetigen. Um das ganze auf eine objektivierbare Basis zu stellen, muesstest Du halt die Programme benennen, die fuer Dich Alltagsperformance ausmachen, und dann muesstest Du, wie Du die in einer Form benchmarken kannst, die Deinen Alltag abbildet. Und wenn Du dann Messwerte fuer diese Benchmarks auf den Intel-Mikroarchitekturen im interessierenden Zeitraum hast, kannst Du mit Recht sagen, Du haettest relevantere Messdaten als ich.

Noch weitere IPC-Resultate (fuer einen LaTeX-Benchmark):

Code:
                                                                  IPC
- Xeon X3460 (Lynnfield (Nehalem)) 2800MHz, Debian Lenny (64-bit) 1.54
- Core i7-2600K, 4200MHz, 8MB L3, Ubuntu 10.10 (64-bit)           1.85
- Core i7-3930K, 4200MHz, 12MB L3, Ubuntu 12.04 (64-bit)          1.95
- Core i7-4790K, 4400MHz (Turbo), 8MB L3, Debian Jessie (64-bit)  1.99
- Core i7-6600K, 4000MHz, 6MB L3, Debian Jessie (64-bit)          2.20

Bei den letzten beiden wurden die IPC aus realen instruction- und cycle-counts ausgerechnet, bei den anderen wurde der instruction-count mit 2100M angenommen, und die cycles aus der Laufzeit und der Taktfrequenz ausgerechnet. Naja, jedenfalls sieht man hier eine Verbesserung um 10% im IPC zwischen 4790K und 6600K.

Ich finde übrigens diese ganze Diskussion über den Performancezuwachs bei Intel in den 2010er witzlos. Schaut Euch doch Mal die jeweiligen Ankündigungen von Intel und die Tests von CB zu den einzelnen Releases an.

Was ist damit? Marketing stellt Produkte besonders positiv dar? Ist glaube ich, nicht nur bei Intel und nicht nur in den 2010er Jahren so.

Vor allem überseht ihr den wesentlichen Aspekt. Durch die Explosion der Anzahl der Kerne hat sich die Charakteristik der Serverprozessoren grundlegend geändert. In den 2000er haben die Server Prozessoren massiv von den High Performance Prozessen von Intel profitiert. High Performance ist heutzutage nur noch in wenigen Nischen relevant. Heute sind für Server Prozessoren so wie bei den GPUs Prozesse notwendig, die auf wenig Power und hohe Dichte optimiert sind. Bei Notebooks sind auf wenig Power optimierte Prozesse wichtig.

Koennte man meinen. Genauso koennte man meinen, dass die Intel-Server-Chips mit den Massen an E-Kernen sich besonders gut verkaufen muessten, aber WIMRE habe ich letztens gelesen, dass sie sich schlecht verkaufen. Und meines Wissens verwendet AMD fuer Turin (Server) die selben CCDs wie fuer Granite Ridge (Desktop). Nur Turin Dense bekommt andere CCDs; die sind fuer weniger Flaeche optimiert; ob die auch in einem anderen Prozess gefertigt werden, weiss ich nicht.
 
mae schrieb:
Nur Turin Dense bekommt andere CCDs; die sind fuer weniger Flaeche optimiert; ob die auch in einem anderen Prozess gefertigt werden, weiss ich nicht.
Werden sie, ist aktuell AMDs einziges Produkt aus N3-Fertigung, während die normalen CCD in N4 produziert werden.
 
@RKCPU 16 Kerne per CCD wären ein Träumchen, das würde heißen man könnte einen 16 Kern X3D bauen ohne Nachteile vie die Latenz zwischen 2 CCDs oder nur 1 von 2 CCDs mit Cache-Anbindung
 
@BAR86

AMD hat nur die 12-Core DIEs wohl für den Ryzen ausgesucht,
ABER könnte auch shared 3D-Cache für 2 Chiplets kommen ?

Statt 2* 48 MB 3D-Cache dann 1* 96 MB für 2 Chiplets mit je weiteren 2* 48 MB L3 und so bis 24-Core ?
 
RKCPU schrieb:
AMD hat nur die 12-Core DIEs wohl für den Ryzen ausgesucht,
Mal abwarten. Noch ist das alles frühe Gerüchteküche für Zen 6.
RKCPU schrieb:
ABER könnte auch shared 3D-Cache für 2 Chiplets kommen ?
Extrem unwahrscheinlich. L3-Cache ist für jeden CCX, damit das klappt müsste ein CCX also über mehrere CCD reichen. Das ginge nur mit einer enormen Menge direkter Vernindungen zwischen den Dies, die nicht absehbar ist und auch nicht ins Grundkonzept passen würde, dass der IOD alle CCD anbindet und auch darüber die Kommunikation von CCD zu CCD läuft.

Das wird für den geringen Leistungsgewinn bei einem Produkt den massiven Aufwand, der sich auf alle Produkte auswirkt, einfach nicht lohnen.
 
stefan92x schrieb:
L3-Cache ist für jeden CCX, damit das klappt müsste ein CCX also über mehrere CCD reichen. Das ginge nur mit einer enormen Menge direkter Verbindungen zwischen den Dies, die nicht absehbar ist und auch nicht ins Grundkonzept passen würde, dass der IOD alle CCD anbindet und auch darüber die Kommunikation von CCD zu CCD läuft.
https://www.reddit.com/r/hardware/c...us_to_use_an_active_bridge_chiplet/?rdt=63291

"Chiplet GPU L3 (Infinity) Cache will reside on the interconnect bridge itself, meaning that the bridge will be an active interposer"

AMD hatte sich sowas schon vor Jahren patentieren lassen, eine Weiterentwicklung einer IBM-Entwicklung.
Im Link - 4 Jahre alt - wird aber das Design kritisch gesehen.

IBM ging schon vor Jahren vom immer mehr Chiplets beim Server aus, was immer mehr Datentransfer via IOD bedeutet, der zudem ja möglich 'schnell' laufen soll = nahe am IOD-DIE, was gegensätzlich ist.

AMD (2024 - https://www.amd.com/content/dam/amd...nologies/chiplet-architecture-white-paper.pdf)
hat das Chiplet-Design auf hohe Flexibilität ausgelegt, selbst angedacht wurden Chiplets andere Firmen.
 
RKCPU schrieb:
AMD hatte sich sowas schon vor Jahren patentieren lassen, eine Weiterentwicklung einer IBM-Entwicklung.
Das hat AMD nicht nur patentiert, das kannst du schon längst kaufen: Das Patent zeigt im Prinzip MI300.

Aber ich sehe bislang keine Gerüchte, dass AMD auf solches 3D-Stacking wie bei MI300 setzen will, sondern mehr auf Packaging wie bei Strix Halo.
 
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@ stefan92x

https://www.hwcooling.net/en/zen-6-finally-brings-more-advanced-2-5d-chiplets-has-rdna-5-gpu/

AMD trennt ab Zen 6 Server und Desktop/Notebook, wobei eigentlich Notebook-Designs noch im Desktop verwendet wird.
Möglichst geringer Strombedarf, unnötige Bauteile und Komplexität vermeiden.
Die direkte Anbindung der CPU - Chiplets hat schon einige Indizien.

Wobei im Link AM6 mit LPDDR5x mit 256 Bit statt LPDDR6x mit 192 Bit CAMM2 vermutet wird, etwas aus der Zeit gefallen.
 
@RKCPU der Artikel ist halt auch schon ein Jahr alt, was für Gerüchte schon "uralt" ist. LPCAMM2 ist da aber ja auch klar als Traum des Autors formuliert.

Es bleibt aber dabei: Aus meiner Sicht ist ein Multi-CCD CCX (mit geteiltem Cache) nur mit 3D-Packaging, nicht mit 2.5D-Packaging möglich. Davon ist aber auch in deinem verlinkten Artikel keine Rede, im Gegenteil bestätigt auch der meine Theorie. Ich bin mir also sehr sicher, dass es auch bei Zen 6 bei der Regel CCD=CCX bleiben wird.
 
RKCPU schrieb:
https://www.reddit.com/r/hardware/c...us_to_use_an_active_bridge_chiplet/?rdt=63291

"Chiplet GPU L3 (Infinity) Cache will reside on the interconnect bridge itself, meaning that the bridge will be an active interposer"
Zu diesem Patent gibt es auch einen Artikel auf CB.
RKCPU schrieb:
AMD hatte sich sowas schon vor Jahren patentieren lassen, eine Weiterentwicklung einer IBM-Entwicklung.
Im Link - 4 Jahre alt - wird aber das Design kritisch gesehen.

IBM ging schon vor Jahren vom immer mehr Chiplets beim Server aus, was immer mehr Datentransfer via IOD bedeutet, der zudem ja möglich 'schnell' laufen soll = nahe am IOD-DIE, was gegensätzlich ist.
Das was Du Da beschreibst ist für GPUs gedacht. Letzendlich wurde dieses Patent wie es schon @stefan92x schreibt im Prinzip in der MI300 umgesetzt.

Mit zwei Unterschieden:
  • Die MI300 hat auch die Memory Controller in der Bridge wodurch sie zum IOD werden, AMD bezeichnet sie auch als AID (Active Interposer Die)
  • 4 AID sitzen auf einem passiven Silizium Interposer, über den letzendlich die Chiplets verbunden werden
Ein sehr aufwändiges Design, als Standard Design für Ryzen und EPYC viel zu teuer. Ja ich weiß, die MI300C wird an Mircosoft verkauft, aber als Sonderlösung.

Deine Idee zwei CCDs über den L3 Cache Die zu kopplen, hat AMD bei der MI300A bzw. MI300C mit 3 CCDs umgesetzt. Eine einfachere, billigere Lösung das zu tun gibt es nicht.

Es gibt allerdings alternative Wege dasselbe zu erreichen.

RKCPU schrieb:
AMD (2024 - https://www.amd.com/content/dam/amd...nologies/chiplet-architecture-white-paper.pdf)
hat das Chiplet-Design auf hohe Flexibilität ausgelegt, selbst angedacht wurden Chiplets andere Firmen.
Nettes White Paper, kannte ich noch nicht.

Dass AMD Chiplets anderer Firmen einbinden will ist seit dem FAD 2022 klar. Das ist auch der Grund warum sich AMD bei UCIe engagiert.

stefan92x schrieb:
Aber ich sehe bislang keine Gerüchte, dass AMD auf solches 3D-Stacking wie bei MI300 setzen will, sondern mehr auf Packaging wie bei Strix Halo.
Hier wird es kompliziert.

Fanout​

MLID zeigt ganz schön wie es sein könnte, wenn man Strix Halo weiterdenkt. Mit Fanout gibt es keinen Grund mehr die großen Notebook APUs als fette Dies umzusetzen. Mit 5 oder 6 Dies könnte man eine gewaltige Produktpalette zusammen bauen.

Was mich stört ist, dass einige seiner Photos offensichtliche Fakes sind. Ob sie von ihm kommen oder unterschoben wurden weiß ich nicht.

Die Sache mit den 12 Kernen finde ich seltsam, aber es gibt auch schon andere die das sagen.

Das Problem das ich sehe ist, dass Fanout mit EPYC schwierig wird. Fanout ist eine tolle Lösung für kleine Packages und wenige Dies. Allerdings leidet Fanout unter Verzug, was umso problematischer wird je größer die Packages werden und je mehr Dies platziert werden müssen.

Glaskern​

Deshalb finde ich es interessant, dass auch AMD an Substraten mit Glaskern arbeitet. Die weiteren Schichten auf denen die Leiterbahnen verlaufen werden dabei mit denselben Materialien wie bei Fanout realisiert.

Die Frage ist, ob es AMD mit seinem Fertigungspartnern schon für Venice hinbekommt und ob eine solche Lösung tatsächlich für alle Server SKUs verwendet wird.

Zum Sockel SP7 ist nach den anfänglichen Gerüchten von 2023 nicht mehr viel neues gekommen.

All in bei 3D​

Es gibt ein Set von Patentanträgen das AMD im September 2024 veröffentlicht hat. Diese Patentanträge zeigen wie Chips in mehreren Schichten aufgebaut werden können. Diese Patentanträge basieren auf umfangreichen Arbeiten und sind nicht nur einzelne Ideen. Sie zeigen eine neue Designphilosopie.

Man kann die Umordnung der Dies, die bei X3D stattgefunden hat, als ersten Schritt in diese Designphilosophie sehen.

Der Punkt ist allerdings, dass APUs auf diesem Weg ganz anders aussehen als das was sich ergibt wenn man Strix Point weiterdenkt.

Es wird interessant sein zu sehen, was das tatsächlich ist:
  • Ein verworfener Weg
  • Etwas für später, Zen 7 oder Zen 8
  • Etwas für Spezialfälle wie das 32 Kern CCD das angeblich bei Zen 6 Dense kommen soll.
RKCPU schrieb:

IMO ein ganz kruder Artikel. Basis sind ein paar Bits die Olrak29_ gestreut hat.
Inzwischen sind seine Posts nur für eingeweihte lesbar. Mich einweihen zu lassen war mit zu blöd.

RKCPU schrieb:
AMD trennt ab Zen 6 Server und Desktop/Notebook, wobei eigentlich Notebook-Designs noch im Desktop verwendet wird.
Das verstehe ich nicht. Notebooks sind heute schon getrennt, da sie auf eigenen Dies beruhen.

Bei den großen Servern wäre ein 16 Kern CCD von großem Vorteil. Wenn es tatsächlich an das Advanced Packaging geht, dürfte dies sehr wichtig werden um den Yield unter Kontrolle zu behalten.

RKCPU schrieb:
Möglichst geringer Strombedarf, unnötige Bauteile und Komplexität vermeiden.
Das alles gibt es beim Server und Desktop schon heute.
RKCPU schrieb:
Die direkte Anbindung der CPU - Chiplets hat schon einige Indizien.
Was meinst Du mit direkter Anbindung? Hybrid Bonding?

Das könnte für Ryzen funktionieren, wird aber teuer, da wegen den 2 CCD SKUs das Chip on Wafer Verfahren verwendet werden muss.

RKCPU schrieb:
Wobei im Link AM6 mit LPDDR5x mit 256 Bit statt LPDDR6x mit 192 Bit CAMM2 vermutet wird, etwas aus der Zeit gefallen.
Du beziehtst dich auf eine Vorschau auf LPDDR6 und LPCAMM2 für LPDDR6. Als diese Vorschau gemacht wurde, hieß es noch der LPDDR6 Standard kommt im Spetember 2024. Wir haben April 2025 und immer noch kein Standard. Aus diesem Grund könnte sich an dem in der Vorschau gezeigten noch etwas ändern.

Es gab neulich einen ausführlichen Workshop der JEDEC zu LPDDR6, aber da war LPCAMM2 kein eigener Vortrag.

Da Nvidia sein eigenes Ding gemacht hat und AFAIK bisher erst ein Notebook mit LPCAMM2 veröffentlicht wurde, ist bei LPCAMM2 offensichtlich etwas schiefgelaufen.

Nachdem der Chef von Framework gesagt hat, mit LPCAMM2 wäre beim Framework Desktop nur die halbe Datenrate möglich gewesen, bin ich ins grübeln zu kommen. Und er hat auch gesagt, dass die Anordnung der LPDDR-Packages bei Strix Halo so von AMD vorgegeben wurde. Ich interpretiere diese Aussage so, dass AMD den Sockel FP11 und das Mainboarddesign aufeinander abgestimmt hat. Die 8000 Mbps sind übringes ein für LPDDR5X Packages ein ungewöhnlicher wert. Das könnte auf einen abschlag hindeuten um überhaupt einen 256 bit Bus auf dem Mainboard zu ermöglichen.

stefan92x schrieb:
Es bleibt aber dabei: Aus meiner Sicht ist ein Multi-CCD CCX (mit geteiltem Cache) nur mit 3D-Packaging, nicht mit 2.5D-Packaging möglich.
Um es genauer zu sagen, es ist nur 3D-Stacking mit Hybrid Bonding möglich. Nur so sind die kurzen Signalwege möglich die sehr kleine Latenzen ermöglichen. 3D-Stacking mit Micro Bumps würde IMO nicht funktionieren.

stefan92x schrieb:
Davon ist aber auch in deinem verlinkten Artikel keine Rede, im Gegenteil bestätigt auch der meine Theorie. Ich bin mir also sehr sicher, dass es auch bei Zen 6 bei der Regel CCD=CCX bleiben wird.
Das sehe ich genauso.

Das zeigt auch Turin Dense, fall es ihr noch nicht kennt:


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Von HXL in bilibli gefunden:
 
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ETI1120 schrieb:
Das verstehe ich nicht. Notebooks sind heute schon getrennt, da sie auf eigenen Dies beruhen.
Ich glaube was er meinte ist folgendes: Aktuell nutzen die Notebook-APUs eigene Dies, während Server- und Desktop-CPUs die gleichen CCDs nutzen. Demnach würde in Zukunft Notebook und Desktop die gleichen CCDs nutzen, aber Server andere CCD.
 
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