Frage zu CPU-Cache

[eightcore]

Guten Tag.

Kurze Frage: Entscheidet allein die CPU selbst, was sich im Cache befindet oder kann man das steuern? Ich tippe mal auf ersteres.

MfG | eightcore

 

[Mumpitzelchen]

Bei x68 kann man es nicht steuern. Bei anderen CPUs, z.B. manchen PowerPC schon.

 

[distrophik]

Ich setze voraus, dass du den CPU Cache meinst. Ja du kannst nicht direkt auf den Cache zugreiffen. Es hängt natürlich noch davon ab welche Anwendung gerade arbeitet. Die wichtigsten Daten werden dann zur Bearbeitung in den Cache geladen. Wenn Cache dann voll ist, werden die vorhandenen Daten dann einfach überschrieben (da gibt's auch noch einige Verfahren wie das angestellt wird).

 

[nApfelkuchen+SL]

Naja, kommt ganz darauf an, wen Du mit "man" meinst.


Für einen "Hardcore" C-Entwickler z.B. mag cache orientierte Programmierung eine Rolle spielen:
http://lwn.net/Articles/255364/

Aber im Normal Fall, denke ich, ist die Cache-Nutzung Compiler und CPU Abhängig
http://en.wikipedia.org/wiki/Loop_nest_optimization

Als Otto-Normal Anwender kann man da eher wenig steuern.

 

[eightcore]

Bei x68 kann man es nicht steuern. Bei anderen CPUs, z.B. manchen PowerPC schon.

Hast du da eine Quelle? nApfelkuchen+SL behauptet ja etwas anderes.

Ich setze voraus, dass du den CPU Cache meinst. Ja du kannst nicht direkt auf den Cache zugreiffen. Es hängt natürlich noch davon ab welche Anwendung gerade arbeitet. Die wichtigsten Daten werden dann zur Bearbeitung in den Cache geladen. Wenn Cache dann voll ist, werden die vorhandenen Daten dann einfach überschrieben (da gibt's auch noch einige Verfahren wie das angestellt wird).

Wer den Titel meines Threads liest, ist schwer im Vorteil...
Ist doch auch irgendwie widersprüchlich gegenüber der Aussage von nApfelkuchen+SL.

Naja, kommt ganz darauf an, wen Du mit "man" meinst.

Mit "Kann man" meine ich, ob es einem Menschen möglich ist. In dem Fall ja.

Für einen "Hardcore" C-Entwickler z.B. mag cache orientierte Programmierung eine Rolle spielen:
http://lwn.net/Articles/255364/

Aber im Normal Fall, denke ich, ist die Cache-Nutzung Compiler und CPU Abhängig
http://en.wikipedia.org/wiki/Loop_nest_optimization

Danke für diese Info. Was sagst du zu andern aus meiner Sicht widersprüchlichen Antworten?

Als Otto-Normal Anwender kann man da eher wenig steuern.

Das stand meinerseits auch nie zur Diskussion.

 

[Mumpitzelchen]

Nach einem kurzen googeln: https://www-01.ibm.com/chips/techlib/techlib.nsf/techdocs/8D5342097498C81A852575C50078D867/$file/L2CacheController_v1.5_ext_Pub.pdf

Beschreibt den Cachecontroller einer PowerPC embedded CPU.
Auszug aus Kapitel 1.2.4:
"Cache line touch instruction (dcbt, dcbtst, icbt), cache line lock set instruction (dcbtls, dcbtstls, icbtls),
and cache line lock clear instruction (dcblc, icblc) support"

Andere POWER und PowerPCs haben manchmal ähnliche Dinge glaub ich. Andere embedded CPUs normalerweise auch.
Das Feature ist eben was für große Kisten und für ganz kleine, aber nix für PCs.