Huch ? Intel hat PCI4.0 verschlafen ? Ist da tatsächlich an Intel vorbei mal ein Markt mit nennenswertem Volumen im I/O Sektor entstanden ? Kicher.
Ich kann mich glaub ich an Presseankündigungen von NVidia (pro GPUs) oder vielleicht von Mellanox/Nvidia (Inifiniband) erinnern, oder vielleicht noch AMD und IBM Power. Also alles im Dunstkreis des open power Konsortiums und alles ausschließlich im Pro Bereich ?
Und wer weiß ob's mit dem PCIe6 wirklich so lang dauert - zumindest PAM4 Zellen für 56G bzw. 112G hat Intel ja schon in den Libs ? Irgendwas müssen sie ja schließlich auch für ihre 200G und 400G (auch QFSP?) Transceiver verwenden .. die schon seit Jahren für die 100G QFSP Transceiver verwendeten 25G je Lane sind dafür vielleicht nicht mehr ganz ausreichend ..
Letzlich wird in Zukunft vielleicht auch mehr der Cu-basierten-IO direkt in den Prozessorgehäusen (Interconnect der ICs auf den Trägerplatinen) realisiert (oder zumindest nur auf sehr kurzer Strecke - sei es um den Prozessor herum oder um das Leitungsinterface in USB o.ä. Peripherie herum) und braucht wenn ich so an eben die 200G und 400G Netzwerkanbindungen oder auch das Zusammenbinden von Prozessoren aber auch GPGPU, FPGA,NI denke auch recht schnell wachsende Datenraten bei denen auch PCIe4 tendenziell schon nahezu überholt erscheint. Die 2x100G Omnipath in den XEON -F's gingen noch so eben mit 32xPCIe3 ..
Ich kann mich glaub ich an Presseankündigungen von NVidia (pro GPUs) oder vielleicht von Mellanox/Nvidia (Inifiniband) erinnern, oder vielleicht noch AMD und IBM Power. Also alles im Dunstkreis des open power Konsortiums und alles ausschließlich im Pro Bereich ?
Und wer weiß ob's mit dem PCIe6 wirklich so lang dauert - zumindest PAM4 Zellen für 56G bzw. 112G hat Intel ja schon in den Libs ? Irgendwas müssen sie ja schließlich auch für ihre 200G und 400G (auch QFSP?) Transceiver verwenden .. die schon seit Jahren für die 100G QFSP Transceiver verwendeten 25G je Lane sind dafür vielleicht nicht mehr ganz ausreichend ..
Letzlich wird in Zukunft vielleicht auch mehr der Cu-basierten-IO direkt in den Prozessorgehäusen (Interconnect der ICs auf den Trägerplatinen) realisiert (oder zumindest nur auf sehr kurzer Strecke - sei es um den Prozessor herum oder um das Leitungsinterface in USB o.ä. Peripherie herum) und braucht wenn ich so an eben die 200G und 400G Netzwerkanbindungen oder auch das Zusammenbinden von Prozessoren aber auch GPGPU, FPGA,NI denke auch recht schnell wachsende Datenraten bei denen auch PCIe4 tendenziell schon nahezu überholt erscheint. Die 2x100G Omnipath in den XEON -F's gingen noch so eben mit 32xPCIe3 ..
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