News AMD Zen 6 auf AM5: Nicht nur Ryzen-9000-Platine mit 64-MB-BIOS fit für Zen 6?

[Alesis]

Den Zusammenhang verstehe ich nicht.

Versuche doch die Aussage von AM6 noch vor 2027+ einzuordnen. Diese Aussage kam ja von AMD.

 

[mae]

Strix Halo wird auch von 16 Cores und 40CUs auf bis zu 6 Cores und 16CUs mehr als halbiert.

Quelle? Das kommt mir unwahrscheinlich vor, da schon Strix Point 16CUs (und 12 Cores) hat, da wuerde Strix Halo nur das breitere Speicherinterface dazu bieten.

 

[CDLABSRadonP...]

Quelle?

AMD selbst: https://www.amd.com/en/products/pro...-pro-300-series/amd-ryzen-ai-max-pro-380.html

Das kommt mir unwahrscheinlich vor, da schon Strix Point 16CUs (und 12 Cores) hat, da wuerde Strix Halo nur das breitere Speicherinterface dazu bieten.

Nein, das breitere Interface ist dann auch Geschichte, auch das wird halbiert. Der MALL bleibt aber bestehen.
Es ist schon eine extrem beschnittene SKU. Gibt aber sogar ein fertiges Notebook damit:
https://geizhals.de/hp-zbook-ultra-g1a-b30fbes-abd-a3444186.html
Stand heute ~350€ günstiger als die Variante mit 385er. Die hat dann wieder das volle Interface und doppelten Ram, doppelt so viele CUs und ROPs sowie zwei Kerne mehr.

 

[mae]

Der MALL bleibt aber bestehen.
Es ist schon eine extrem beschnittene SKU.

Vom MALL lese ich auf der AMD-Seite nichts. Und das Ding soweit runterzubeschneiden, dass es in jedem Aspekt (ausser vielleicht dem MALL) von Strix Point dominiert wird, kommt mir komisch vor.

Ich kann mir vorstellen, dass ein Laptop-Hersteller (z.B. HP) sowas bestellt hat, weil es Kunden gibt, die in ihrer Laptop-Flotte moeglichst wenige verschiedene Modelle haben wollen, aber wenn sich nur die Ausstattung (APU, RAM, SSD) unterscheidet, ist das ok. Und AMD hat die Spezifikation dann so gemacht, dass sie das auch mit Strix Point auf einem Strix-Halo-Package erfuellen koennen, falls die Nachfrage gross genug ist, dass sich so eine spezielle Packaging-Loesung auszahlt.

 

[CDLABSRadonP...]

(...) Und AMD hat die Spezifikation dann so gemacht, dass sie das auch mit Strix Point auf einem Strix-Halo-Package erfuellen koennen, falls die Nachfrage gross genug ist, dass sich so eine spezielle Packaging-Loesung auszahlt.

Hust:

Former Codename Strix Halo

Processor Technology for CPU Cores TSMC 4nm FinFET
Processor Technology for I/O Die TSMC 4nm FinFET

 

[mae]

@CDLABSRadonP...: Ja, und von 2 dies steht da auch was. Aber solange die Software den von mir angedachten Strix Point basierten Max 380 nicht von einem unterscheiden kann, der auf einem beschnittenen Strix Halo basiert, spielt das fuer die Kunden keine Rolle. Ggf. werden die entsprechenden Angaben einfach aus den Spezifikationen entfernt, dass AMD nachtraeglich daran herumaendert, habe ich selbst schon erlebt.

 

[CDLABSRadonP...]

Die beiden SerDes-Blöcke nehmen ein bisschen mehr Platz als ein Kern ein. Dieser Platz wird allerdings nicht komplett eingespart, da auch für Sea of wires Schaltungen erforderlich sind.

Es ging in dem Abschnitt noch nicht um die Einsparungen, sondern um die Darstellung, dass in N4P ein Zen5-DIE mit zwölf statt acht Kernen und 48MiB statt 32MiB Cache eher nur 40% und nicht 50% größer ausfallen würde.

Das ist viel zu einfach gedacht, weil auch die Kerne größer werden und eben das SRAM nur mit ca. 20 % skaliert.

Bislang ist AMD da idR sehr flächenneutral bei den Optimierungen herumgekommen; egal, ob das Zen 2 auf Zen 3 oder Zen 4 auf Zen 5 betraf.

Die SerDes für IFoP nehmen auf dem IOD nur einen untergeordneten Platz ein. Auch hier benötigen die Schaltungen für Sea of Wires platz.

Das ist richtig.

Das alles wird mit N6 nicht funktionieren, ohne dass das IOD deutlich größer wird.

Genau das war doch der Clou des Gedankenspiels: Mit SeaOfWires hat man plötzlich Platz. Da würde selbst ein vergleichsweise riesiges IO-DIE reinpassen. Gehe ich von einem IO-DIE in N6 aus? Nein.

Mehr CUs wird es IMO nicht geben. Wieso auch?

Redundanz und dadurch weniger F-SKUs nötig.

der Link ist vollkommen irrelevant, da hier nur das Zen 5 Dense CCD gezeigt wird.

Der Link war auch ausschließlich dafür da, das Turin-Dense-CCD zu zeigen.

Wenn schon denn schon:
https://nemez.net/die/

Das wirkt wie ein schönes Projekt, ist nur unvollständig. Zum Beispiel fehlt eben der Turin-Dense-CCD-Shot

AMD bietet seit Zen 3 als Standard nur von CCDs mit mindestens 6 kernen an. Erst in der Resterampe geht es eventuell von tiefer. Von 8 auf 6 sind 25 % deaktivierte Kerne.
Von 12 auf 8 sind 33 % deaktivierte Kerne. 9 wären 25 %.

Genau. Ein Achtkerner wäre entsprechend ein härterer Salvage als heute ein Sechskerner. Gleichzeitig ist er natürlich trotzdem stärker als ein heutiger Achtkerner. (mehr Cache halt) Das ist eine Ansage.

Hat AMD bei Zen jemals Konfigurationen mit ungerader Anzahl von Kernen angeboten?

Nur bei EPYC, dort so einige.

Nur die Konfiguration mit 10 kernen wäre Günstiger als bisher von 8 auf 6.

Die mit zehn Kernen wäre ein weniger drastischer Salvage.

16 Kerne wären ebenfalls 33 %.

Korrekt.
Der ganze Umbau würde ein extremes Potential zur Resteverwertung aufweisen.

Ich sehe jetzt nicht wo hier für den Desktop drastische Einsparungen her kommen sollen. Es war schon immer so, dass AMD das CCD für Desktop und Server verwendet hat.

Und jetzt wären es halt CCDs für vier Produkte oder mehr.

Wenn AMD für eine Nischenlösung wie Strix Halo einen eigenen Die aufgelegt hat, werden die Kosten beherrschbar sein.

Strix Halo ist ja nebenbei ein Testbett für neue Technik, genau wie es auch die DIEs von MI300C/MI300A waren. Für die Neuauflage sollte hingegen eine Variante gewählt werden, die sich selbst besser trägt.

 

[bensen]

Diese Aussage kam ja von AMD.

Wäre mir neu. Weißt du noch wo das gesagt wurde?

Edit:
Ah, du meinst aus der verlinkten News. Das war aber keine klare Aussage, sondern Interpretation des Autors.

Ergänzung (13. Oktober 2025)

Redundanz und dadurch weniger F-SKUs nötig.

Ich glaube das bringt nicht viel. Man schaue sich mal an wie winzig klein die Fläche der CU ist. Da ist ein Fehler im Rest der GPU oder Display Controller deutlich wahrscheinlicher.
Aber aufgrund der Größe, gibt es wenig Gründe die GPU (Anzahl CU) nicht zu vergrößern. Durch einen Shrink wird der Anteil an der Gesamtfläche nochmals erheblich kleiner werden.

 

[Matthias B. V.]

Das ist doch inzwischen vollkommen klar.

DDR6 gibt es noch gar nicht.
PCI 6.0 wird es wohl auch nicht geben, weil es inzwischen schon die Spezifikation 6.4 veröffentlicht wurde.

DDR6 Spezifikationen sollten bis Ende 2025 stehen und Muster qualifiziert werden. Daher sehe ich für Ende 2027 im Desktop schon eine Chance...


Nennen wir es einfach 6te Generation PCIe oder PCIe 6.x

MLID hat erzählt dass Zen7 Ende 2027/Anfang 2028 kommen soll.

Würde dies zutreffen wäre DDR6 sehr unwahrscheinlich. Und bei PCIe 6.x gilt einfach Mal abwarten wie sich das auf dem Server entwickelt.

Ja aber das passt ja wenn wir DDR6 in Servern ab 2026 sehen.

AMD hat Zen6 für 2026 angekündigt und will ab Q3 2026 Produkte ausliefern, die zen 6 enthalten.

Ja so sehe ich es auch deswegen verstehe ich nicht wieso manche von 2027 ausgehen - vielleicht Anfang 2027 im Notebook und 2026 im Desktop. Das würde passen...

Ergänzung (13. Oktober 2025)

Vielleicht kommt doch noch AM5+, weil ja AM6 in naher Zukunft dann auch keinen Sinn ergibt.

03.06.2024
Anhang anzeigen 1665459
https://www.computerbase.de/news/ma...den-sockel-am5-neue-cpus-bis-2027-plus.88346/

Vor 2027+ hätte ich als vor 2028 interpretiert...

Ergänzung (13. Oktober 2025)

Eben. Also doch Aug.
Ich habe nichts gegen spekulieren, aber es gibt hier Leute die nur ihre Spekulationen für nahe an der Wahrheit ansiedeln müssen und andere Spekulationen als völlig falsch bezeichnen müssen.
Wenn nun Zen 6 Aug. 2026 kommt, also 24 Monate nach Zen 5, kommt dann für die Aussage von AMD, AM6 noch vor 2027+ AM6 6 Monate später?

Ende 2027 wären dann fast anderthalb Jahre...

Ergänzung (13. Oktober 2025)

Gibt es dazu einen Hinweis, dass nur eine monolithische CPU belichtet wird?

Das kann man auch mit AM5+, weil ja trotzdem Zen 6 auf AM5 funktional ist.
Auf der anderen Seite hat AMD im kleinen journalistischen Rahmen im Juni 2024 gesagt, dass AM6 noch vor 2027+ kommen soll. Was immer das auch heißen mag.
Was bedeutet +? + 4 Monate 2027? + 8 Monate 2027? AM6 März 2027? Wann kommt überhaupt Zen 6?
Aug. 26, also 24 Monate nach Zen 5. Der längste Zeitraum von einer Gen zur nächsten. Reicht das für 2nm? Oder doch 3nm?
Man kann so viel spekulieren und trotzdem teilweise falsch, oder richtig liegen. Warum heute schon Zen 6 auf AM5, wenn Zen 6 erst in 10 Monaten (Aug. 26) kommt? Oder doch früher, Mai 26? Zu kurz für 2nm?

Was soll denn AM5+ sein: Entweder die Pins etc. sind dieselben und nur der Chipsatz ein anderer dann ist es einfach AM5 mit anderem Chipsatz oder die Pins ändern sich dann wird aber die Kompatibilität mit AM5 gefährdet?

Es macht für AMD einfach keinen Sinn am Sockel was zu Ändern solange man nicht größere Änderungen oder Fehlerbehebungen einsteuert.

2027+ wäre für mich vor 2028 und einfach nur kryptisch ausgedrückt. Kann gut sein dass Zen6 Mitte 2026 kommt und Zen7 auf AM6 Ende 2027.

Je nachdem wie Intel kontert hält man sich aber ggf. frühere Veröffentlichungen offen. Dazu wird sicherlich auch die Verfügbarkeit von DDR6 insbesondere als CAMM2 sowie TSMC N2X / N16A mit Backside Power Delivery aka Super Power Rail (SPR) für Zen7 ein Thema sein.

 

[Winder]

AM5+ wäre für mich halt nur ein neuer Name, der garantiert das bestimmte neue Features verbaut sind.

Garantierter CUDIMM Support.
Garantierte höhere Signalqualität für hohe DDR5 Taktraten.
Garantierte Anbindung des Chipsatzes mit PCIe 5.
Garantierte USB4 Unterstützung über den Chipsatz oder dem IO-DIE, so das keine PCIe Lanes verloren gehen.
.......
.....
Das halte ich halt für wichtig, da ZEN6 und ZEN7 mit langsamen Speicher Leistung liegen lassen. Erst recht mit 24 Kernen.
AM5+ wäre halt nur eine Kennzeichnung, das die Plattform mal grundlegend modernisiert wurde.

PCIe 6 benötigt man eh nicht. Die Hersteller von SSDs haben ja schon angedeutet, das das im normalen Endkundenmarkt erst 2030 größere Bedeutung erfahren wird.
DDR6 wurde durch CUDIMM erst einmal vertrieben. Dort braucht man neue Spezifikationen, die einen größeren Leistungsgewinn gegenüber DDR5 erlauben.

 

[ETI1120]

Bislang ist AMD da idR sehr flächenneutral bei den Optimierungen herumgekommen; egal, ob das Zen 2 auf Zen 3 oder Zen 4 auf Zen 5 betraf.

Die Die Fläche schwankt zwischen 70 und 80 mm^2

Genau das war doch der Clou des Gedankenspiels: Mit SeaOfWires hat man plötzlich Platz. Da würde selbst ein vergleichsweise riesiges IO-DIE reinpassen.

Du hättest auch Package dazu schreiben können, da wäre mir gleich klar gewesen wo Du den Platz siehst. Ja mit Advanced Packaging muss man keinen Abstand halten. Allerdings hängt die notwendige Kontaktfläche der Dies von der gewählten Technik ab.

Das wirkt wie ein schönes Projekt, ist nur unvollständig. Zum Beispiel fehlt eben der Turin-Dense-CCD-Shot

ASFAIU ist es eingestellt.

Genau. Ein Achtkerner wäre entsprechend ein härterer Salvage als heute ein Sechskerner. Gleichzeitig ist er natürlich trotzdem stärker als ein heutiger Achtkerner. (mehr Cache halt) Das ist eine Ansage.

Es kommt darauf an wie viel Marge AMD wegschmeißt wenn AMD 8 Kerne über deaktivieren erreichen muss. Allerdings mehr als 4 SKU zum Start gab es schon länger nicht mehr und bei Zen 6 Ryzen wäre es 24, 20, 12 und 10.

Wenn 8 Kerne später kommen gibt es andere Dies.

Die mit zehn Kernen wäre ein weniger drastischer Salvage.

Was bei einem teuren Node wie N2 sicher gelegen kommt.

Korrekt
Der ganze Umbau würde ein extremes Potential zur Resteverwertung aufweisen.

Das Potential ist unnötig.

Strix Halo ist ja nebenbei ein Testbett für neue Technik,

Da bin ich gar nicht mehr so sicher.

Auf alle Fälle ist mir jetzt klar warum AMD bei Zen 6 für EPYC 2 IODs verwendet. Ein Die kann nicht genug Rand für 4 CCD auf einer Seite bieten.

genau wie es auch die DIEs von MI300C/MI300A waren.

Die Dies für die MI300 waren die Hauptsache und keine Vorübungen.

Für die Neuauflage sollte hingegen eine Variante gewählt werden, die sich selbst besser trägt.

Das Problem war IMO dass AMD Strix Point zu teuer angeboten hat. Das hat den Preis auch für Strix Halo nach oben gezogen.

 

[CDLABSRadonP...]

Die Die Fläche schwankt zwischen 70 und 80 mm^2

Genau.

Du hättest auch Package dazu schreiben können, da wäre mir gleich klar gewesen wo Du den Platz siehst. Ja mit Advanced Packaging muss man keinen Abstand halten. Allerdings hängt die notwendige Kontaktfläche der Dies von der gewählten Technik ab.

Okay.

ASFAIU ist es eingestellt.

Ich sehe es bei Zen5 nicht.

Es kommt darauf an wie viel Marge AMD wegschmeißt wenn AMD 8 Kerne über deaktivieren erreichen muss. Allerdings mehr als 4 SKU zum Start gab es schon länger nicht mehr und bei Zen 6 Ryzen wäre es 24, 20, 12 und 10.

Wenn 8 Kerne später kommen gibt es andere Dies.

Wieso? AMD kann doch schlicht hingehen und einen 9800X3D-Nachfolger zum Preis des 9800X3D anbieten, aber halt mit 48+96 MiB-Cache. Wenn sie psychologisch klug sein wollen, dann geben sie dem neun Kerne. Den 12-Kerner hingegen können sie ordentlich teuer verkaufen oder sich erst einmal ganz aufsparen und DIEs für Venice sammeln.
Ist das ganze gemein? Ja klar. Aber es zeigt gut auf, wie viel Spielraum AMD hat. Und zu Anfang jeder der letzten Generationen hat AMD ordentlich abkassiert...
...da hat nix an der Marge geknabbert.

Was bei einem teuren Node wie N2 sicher gelegen kommt.

Das Potential ist unnötig.

Da bin ich gar nicht mehr so sicher.

Auf alle Fälle ist mir jetzt klar warum AMD bei Zen 6 für EPYC 2 IODs verwendet. Ein Die kann nicht genug Rand für 4 CCD auf einer Seite bieten.

Genau. Halte es für sehr wahrscheinlich, dass Sir flächenmäßig deutlich entfernt vom RecticleLimit bleiben, aber jeweils eine Kantenlange ausreizen.

Die Dies für die MI300 waren die Hauptsache und keine Vorübungen.

Hmm. Sehe sie als Übung für V-Cache Gen2.

Das Problem war IMO dass AMD Strix Point zu teuer angeboten hat. Das hat den Preis auch für Strix Halo nach oben gezogen.

AMD wird Strix Halo ja trotzdem los, gerade erst ist der 385er bei Framework umgehend lieferbar, der 395er nur mit 64 GiB. Sollte AMD im nächsten Jahr 192GiB freigeben, (dank RaptorLake ist ja jetzt bekannt, dass mit 96GiB an 128bit LPDDR5X geplant wird) dann werden sie auch weiterhin alles ab verkaufen.

 

[Winder]

Es kommt darauf an wie viel Marge AMD wegschmeißt wenn AMD 8 Kerne über deaktivieren erreichen muss. Allerdings mehr als 4 SKU zum Start gab es schon länger nicht mehr und bei Zen 6 Ryzen wäre es 24, 20, 12 und 10.

Man sollte auch beachten, das man mit einem 8 Kerner die Preise für die restlichen Modelle nach oben drücken kann.

Wenn man zwischen dem ZEN5 8 Kerner und dem ZEN6 10 Kerner noch einen ZEN6 8 Kerner drückt, rutscht vielleicht alles noch einmal 40€ nach oben.

So lange AMD den neuen 8 Kerner oberhalb des ZEN5 Models platziert, wird man schon genug Gewinn machen. Ganz egal wie viel man deaktivieren muss.
Notfalls kann AMD beim Preis und der Verfügbarkeit noch nach justieren, so das vor allem die "richtigen" Modelle verkauft werden.

 

[Matthias B. V.]

AM5+ wäre für mich halt nur ein neuer Name, der garantiert das bestimmte neue Features verbaut sind.

Garantierter CUDIMM Support.
Garantierte höhere Signalqualität für hohe DDR5 Taktraten.
Garantierte Anbindung des Chipsatzes mit PCIe 5.
Garantierte USB4 Unterstützung über den Chipsatz oder dem IO-DIE, so das keine PCIe Lanes verloren gehen.
.......
.....
Das halte ich halt für wichtig, da ZEN6 und ZEN7 mit langsamen Speicher Leistung liegen lassen. Erst recht mit 24 Kernen.
AM5+ wäre halt nur eine Kennzeichnung, das die Plattform mal grundlegend modernisiert wurde.

PCIe 6 benötigt man eh nicht. Die Hersteller von SSDs haben ja schon angedeutet, das das im normalen Endkundenmarkt erst 2030 größere Bedeutung erfahren wird.
DDR6 wurde durch CUDIMM erst einmal vertrieben. Dort braucht man neue Spezifikationen, die einen größeren Leistungsgewinn gegenüber DDR5 erlauben.

Aber dann musst ja keinen neuen Sockel bzw. eine neue Bezeichnung einführen sondern nur einen neuen Chipsatz der dies zwingend vorsieht und die Voraussetzungen in Verbindung mit entsprechender CPU garantiert...

Beispielsweise einen X970 auf wessen Platinen CUDIMM und PCIe 5.0 Anbindung zwingend wäre. Und einen B950 bei dem dies optional oder teilweise gegeben ist.

DDR5 hat noch genügend Reserven und Steigerungen um die Bandbreite an Zen6 anzupassen. Zur Not wird einfach der Cache angepasst. Und wie gesagt bei Zen7 würde ich mit DDR6 rechnen...

Eine neue Sockel Bezeichnung wäre aus Marketing Sicht einfach nur nachteilig und würde viele verunsichern.

 

[stefan92x]

DDR6 Spezifikationen sollten bis Ende 2025 stehen und Muster qualifiziert werden.

Wir haben Mitte Oktober. Es gibt noch nichtmal einen Termin für den üblichen "finalen Workshop" bei der JEDEC, den wir vor praktisch jedem neuen Standard gesehen haben. Und die finale Spezifikation kam dann meistens ein bis drei Monate später.

Es ist einfach nicht mehr realistisch, dass DDR6 dieses Jahr spezifiziert wird und damit ist eine Markteinführung nächstes Jahr auszuschließen.

Ergänzung (13. Oktober 2025)

Allerdings mehr als 4 SKU zum Start gab es schon länger nicht mehr und bei Zen 6 Ryzen wäre es 24, 20, 12 und 10.

Wenn man die Verhältnisse beibehalten würde, käme man auf 24, 18, 12, 9.

Das mag für den Informatiker ungewohnt aussehen, ergibt aber meiner Meinung nach eine bessere Produktstaffelung durch gleichmäßigere Abstände.

 

[Araska]

Wenn man die Verhältnisse beibehalten würde, käme man auf 24, 18, 12, 9.

Das mag für den Informatiker ungewohnt aussehen, ergibt aber meiner Meinung nach eine bessere Produktstaffelung durch gleichmäßigere Abstände.

Wobei 9 aktive Codes pro CCD etwa so ungewohnt wirken wie damals die Dreikerner - schaunwermal.

 

[erazzed]

Na mal schauen, wo die AM5 Reise noch hin geht. Ich hoffe irgendwann nochmal auf ein APU Upgrade für meinen 8700G.

Ich hatte gehofft, dass Strix Halo auch im Desktop-Bereich zum Einsatz kommt, aber das ist wohl nicht der Fall.
Bin Anfang diesen Jahres für einen Office PC daher auch auf einen 8600G gegangen.

Bzgl. des Artikels:
Ich hoffe, dass ich mit meinem B650E Mainboard noch 1-2 weitere CPU-Generationen nutzen kann, damit ich auf AM5 nochmal ein lohnendes Upgrade für meinen 7800X3D vornehmen kann.

 

[stefan92x]

Wobei 9 aktive Codes pro CCD etwa so ungewohnt wirken wie damals die Dreikerner - schaunwermal.

Stimmt, aber eben die hat es auch gegeben und hatten schon die gleiche Quote deaktivierter Kerne. Und CPUs mit 7 Cores pro CCD hat AMD ja auch schon fabriziert (Epyc, aber nicht Ryzen)

 

[SweetOhm]

Aber dann musst ja keinen neuen Sockel bzw. eine neue Bezeichnung einführen sondern nur einen neuen Chipsatz der dies zwingend vorsieht und die Voraussetzungen in Verbindung mit entsprechender CPU garantiert...

Beispielsweise einen X970 auf wessen Platinen CUDIMM und PCIe 5.0 Anbindung zwingend wäre. Und einen B950 bei dem dies optional oder teilweise gegeben ist.

Denke auch, dass dies mit einem neuen Chipsatz á la X875(E)/X880(E) oder (D)ein X970 zu bewerkstelligen wäre ...

 

[Araska]

Ja! Bittebitte einen X970E (oder dergleichen), der mit 5.0x4 an der CPU und auch untereinander verbunden ist.

Wenn dann noch USB4.0 vom IOD der CPU herausgeführt wird oder in den Chipsatz integriert ist (so daß wieder 8 Lanes frei zur Verfügung stehen), wären die schlimmsten Flaschenhälse beseitigt.