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NewsAMD Zen 6 auf AM5: Nicht nur Ryzen-9000-Platine mit 64-MB-BIOS fit für Zen 6?
Naja wenn ich CPU upgrade finde ich das ehrlich gesagt nicht sooooo super schlimm wenn man auch das Board tauschen muss - entweder nutze ich die alte CPU woanders (oder familiy and friends) mit Board oder verkauf das dann halt als Bundle.
seit eh fast alles in der cpu ist braucht man doch eher selten highendboards (ausser evtl 10 GBit Netzwerk)
Dann hat man mit einem neuen Board evtl die neuen Ram Slot kontakte usw.
Es gab schon Fälle, in denen hat sich an den Boards technisch nichts geändert, aber zu den neuen CPUs waren sie inkompatibel. Wenn man dann ein neues Board kaufen musste, hat das zu Schäden geführt. In deiner Rechnung: Du kaufst dir das quasi gleiche (oder ein ähnliches) Board danach nochmals neu und gibst deines weiter, unterm Strich also: Doppelte Kosten. Klar, kannst du jetzt sagen, dass du doch ohnehin immer alles tauschen wollen würdest. Aber dann sollte dieser Tausch doch auch wenigstens etwas bringen. Zumindest gleiches Featureset bei geringerer Leistungsaufnahme oder sowas sollte dann drinnen sein.
Ein negativer Nebeneffekt ist übrigens auch, dass die Boardhersteller dann auch ihre alten Boards schlechter loswerden und wenig Motivation haben, weitere Updates bereitzustellen. Somit verlieren die Boards dann übrigens wiederum im Gebrauchtmarkt an Wert. Am Ende gilt: Mit Ausnahme desjenigen, der die Chipsätze an die Boardhersteller zu frechen Preisen verkauft, verlieren alle. Und falls, wie es in der Vergangenheit nun einmal der Fall war, das gleichzeitig der CPU-Hersteller ist, verliert sogar vielleicht auch der, weil weniger CPUs verkauft werden.
Mittels Chipletdesigns kann man übrigens als CPU-Hersteller auch wieder gut dafür sorgen, dass die neuen CPUs auch auf alten Boards laufen. Im Falle von AMD bedeutet das nämlich z.B. bloß ein angepasstes IO-DIE zu bringen und schon hätte auch Raphael noch auf AM4 Platz finden können. Vielleicht dann nur Single-CCD-Lösungen, aber immerhin. Das hätte sich übrigens auch bezahlt gemacht, dann hätte AMD viel an AM5-Murks lassen und die Plattform zu einem richtigen HighEnd-Angebot entwickeln können, bei dem klar ist: Der Grafikslot ist immer mit PCIe5 angebunden, der primäre M.2 ebenfalls; das ganze Heckmeck wäre erspart geblieben.
Hmm da fragt man sich, warum man 300€ für ein Mainboard ausgibt wenn es am Ende daran liegen sollte ob es Zukunftskompatibel ist (was ein Argument war mich für AM5 zu entscheiden...)
Die Hälfte des Speicherinterfaces ist auch weg: https://www.amd.com/en/products/pro...-pro-300-series/amd-ryzen-ai-max-pro-380.html
Ich kann mir eigentlich nur vorstellen, dass AMD gesagt hat, dass sie nur ein wirkliches LowBin-SKU haben wollen und dorthin dann alles auf einen Schlag entsorgen. (ausgefallene ROPs, Interfaces, zu viele CUs, ...)
Für ein zweites DIE wirkt es zu nischig, schließlich ist Strix Point da bereits harte Konkurrenz. (und nur der MALL kann die Grafik-, CPU und NPU-Performance noch genügend hochreißen)
Edit: Zu der Mülleimer-SKU-These passt auch, dass sogar der L3-Cache vom CCD halbiert wurde. Bei allen sonstigen SKUs ist er vollständig.
Mir macht das ehrlich gesagt sogar Hoffnung, dass tatsächlich zusammen (oder knapp vor) Zen 6 noch eine neue Generation an Boards mit wirklichen Neuerungen (insbesondere massiv verbesserte Effizienz des Chipsatzes
Außer weit höheren Kosten bringt PCIe 6.0 rein gar nichts.
Für die GPU ist es unnötig. Bei den SSDs bringt es bei den PC Szenarien auch nicht. Nur wer sehr große Datenmengen in sehr großen Dateien schaufelt würde profitieren.
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Tigerfox schrieb:
Da big.LITTLE nur wirklich einen Vorteil bringt, wenn der Scheduler damit gut umgehen kann und wir bisher eher das Gegenteil gesehen haben, ist es einfacher, darauf zu verzichten.
bigLITTLE ist ein Markenzeichen von Arm. Intel hat seine heterogenen CPUs nie so benannt.
Die klassichen Little Kerne sind als allgemeine Kerne tot. Sie sind zu uneffektiv.
Mehr ist immer besser. Es ist nun Mal einfach mit CineBench Benchmarks zu machen. Deshalb wird auch AMD die Anzahl der Kerne erhöhen müssen. Da mit vielen Kernen die maximalen Frequenzen nicht erreichbar sind, wird AMD IMO spätestens mit Zen 7 auch im Desktop mit Dense Kernen agieren. Denn um die hohen Single Core Frequenzen zu erreichen, muss sehr viel Fläche geopfert werden. Wenn wir deutrlich über die bisherigen 16 kerne im desktop hinausgehen, werde die meisten Kerne diese Frequenz, für die so viel Fläche geopfert wurde, nie auch nur annähernd erreichen. Deshalb wäre es Irrsinn sehr hohe Kernzahlen im Desktop alleine mit Classic Kernen anzustreben.
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CDLABSRadonP... schrieb:
Entweder wird als Node N3P/X oder N2 zum Einsatz kommen
es ist vollkommen unklar wieviele Transistoren AMD in die Kerne steckt. Außerdem ist sehr viel SRAM im CCD und der skaliert von N4P auf N2 um ca. 20 %.
CDLABSRadonP... schrieb:
Nicht vergessen: SERDES werden durch SeaOfWires ersetzt, das spart auch Fläche. (Siehe Strix Halo)
AMD hat inzwischen auch einige an heterogenen Prozessoren draußen.
Das Verteilen von Last zwischen verschiedenen Typen von Kernen entsprechend ihrer Performance ist weitgehend gelöst. Allerdings machen andere Eigenschaften wie Cache da noch Probleme
Es gibt auch die Chance, dass AMD im IOD von Zen 6 einen USB4 Host verbaut und dass die 900er Boards diese Ports auch als USB4 durchschleifen. Anders als fast alle 600er und 800er Boards die diese Ports nur als USB 3.2 durchschleifen. Aber AMD würde dies nie als AM5+ bezeichnen, sondern gemeinsam mit den Boardpartnern als neues Feature der 900er Boards.
Die beiden SerDes-Blöcke nehmen ein bisschen mehr Platz als ein Kern ein. Dieser Platz wird allerdings nicht komplett eingespart, da auch für Sea of wires Schaltungen erforderlich sind.
CDLABSRadonP... schrieb:
Allein, wenn man dieses Design in N4P nehmen und bloß um vier weitere Kerne samt Cache verlängern würde (was geht, wie die Turin-Dense-CCDs* gezeigt haben) wäre man bei sieben Fünfteln der aktuellen Fläche. Entsprechend bräucht es dann auch bloß eine Reduktion um etwa 30%, um bei der gleichen Fläche zu landen.
Das ist viel zu einfach gedacht, weil auch die Kerne größer werden und eben das SRAM nur mit ca. 20 % skaliert.
CDLABSRadonP... schrieb:
Selbst wenn AMD sich dazu entscheiden würde beim IO-DIE immer noch auf N6 zu setzen hätte AMD allein dadurch, dass eben der Wechsel weg von den SERDES vollzogen wird, deutlich mehr Platz als zuvor.
Die SerDes für IFoP nehmen auf dem IOD nur einen untergeordneten Platz ein. Auch hier benötigen die Schaltungen für Sea of Wires platz.
CDLABSRadonP... schrieb:
Denn das IO-DIE wird nun direkt neben den CCDs sitzen. Entsprechend: Ja, da ist genug Platz für LP-E-Cores, für mehr RDNA-CUs, für eine NPU und so weiter, das ist vollkommen unproblematisch. Allerdings ist nichts davon für N6 optimiert, von daher gehe ich von einem N4er-Prozess aus.
AMD bietet seit Zen 3 als Standard nur von CCDs mit mindestens 6 kernen an. Erst in der Resterampe geht es eventuell von tiefer. Von 8 auf 6 sind 25 % deaktivierte Kerne.
Von 12 auf 8 sind 33 % deaktivierte Kerne. 9 wären 25 %.Hat AMD bei Zen jemals Konfigurationen mit ungerader Anzahl von Kernen angeboten?
Nur die Konfiguration mit 10 kernen wäre Günstiger als bisher von 8 auf 6.
16 Kerne wären ebenfalls 33 %.
CDLABSRadonP... schrieb:
Wenn AMD es wirklich schaffen sollte, dass nicht nur Venice und Medusa Ridge, sondern auch Medusa Point und Medusa Halo die gleichen CCDs nutzen werden, dann wird sich der Effekt noch drastisch verstärken.
Ich sehe jetzt nicht wo hier für den Desktop drastische Einsparungen her kommen sollen. Es war schon immer so, dass AMD das CCD für Desktop und Server verwendet hat.
Wenn AMD für eine Nischenlösung wie Strix Halo einen eigenen Die aufgelegt hat, werden die Kosten beherrschbar sein.
Wenn Strix Point nicht 4 + 8 wäre, hätte ich gesagt, das ist ein Strix Point mit deaktivierten CPU-Kernen und kompletter GPU. Aber selbst wenn 2 Kerne dense wären passt es wegen der 16 MByte L3 nicht.
CDLABSRadonP... schrieb:
Ich kann mir eigentlich nur vorstellen, dass AMD gesagt hat, dass sie nur ein wirkliches LowBin-SKU haben wollen und dorthin dann alles auf einen Schlag entsorgen. (ausgefallene ROPs, Interfaces, zu viele CUs, ...)
Für ein zweites DIE wirkt es zu nischig, schließlich ist Strix Point da bereits harte Konkurrenz. (und nur der MALL kann die Grafik-, CPU und NPU-Performance noch genügend hochreißen)
Aber an ein derart deaktivierte SKU von AMD kann ich mich nicht erinnern.
Das Teil wird auf einen eingefahrenen Prozess produziert, der von Anfang an eine niedrige Fehlerquote hatte.
CDLABSRadonP... schrieb:
Edit: Zu der Mülleimer-SKU-These passt auch, dass sogar der L3-Cache vom CCD halbiert wurde. Bei allen sonstigen SKUs ist er vollständig.
Aber für ein Mülleimer SKU ist es viel zu früh. So etwas sammelt man über ein oder zwei Jahre an. Zudem fangen der 390 und 385 mit nur 32 CUs sehr viel auf. So viele so dermassen schlechte IODs kann es gar nicht geben.
Gab es schon Mal Chiplet Zens mit halben L3-Cache.
Was soll daran einfach gedacht sein? Er ist doch direkt auf SRAM Dichte eingegangen.
Wenn man TSMCs Werte für die Chip Density nimmt kommt man von N4P zu N2P auf ein scaling von 0.71x.
Und das ist konservativ, da TSMC dort jede Menge IO mit einrechnet (50% Logic, 30% SRAM, 20% Analog) die es im CCD nicht gibt. Logik skaliert allein von N5 zu N3E mit 60%. Dazu wird dann ein bisschen IO wegfallen.
Bei den Kernen wird man abwarten müssen. Aber ich erwarte da keine großen Änderungen. Zen5 hat massiv überall aufgebohrt und nichts ausgelassen (Frontend, Int, FP, LS, Cache). Ich gehe davon aus, dass sie überall die Scheduling Kapazität und Register etwas aufbohren, vielleicht ne AGU mehr. L2 bleibt denke ich bei 1 MB.
Ergänzung ()
CDLABSRadonP... schrieb:
Selbst wenn AMD sich dazu entscheiden würde beim IO-DIE immer noch auf N6 zu setzen hätte AMD allein dadurch, dass eben der Wechsel weg von den SERDES vollzogen wird, deutlich mehr Platz als zuvor.
Wenn da LP Cores, ne NPU und ne dickere GPU Einzug halten, wird da sicherlich nicht N6 genommen werden. Ich war über die gemunkelten N3P überrascht, aber es spricht eigentlich nichts für N6.
Ergänzung ()
Matthias B. V. schrieb:
Und wer es aus einem alten AM5 Board einsetzt hat Kompatibilität mit ggf. Weniger / eingeschränkten Funktionen was den Chipsatz angeht. Obwohl ich nicht mal das erwarte…
Das hast du zwangsläufig, wenn Zen6 USB 4 mitbringt. Auf den alten Boards blockiert dir dann ja immer noch der ASMedia Controller die Lanes und du kannst das USB 4 der CPU nicht nutzen.
Vielleicht dann nur Single-CCD-Lösungen, aber immerhin. Das hätte sich übrigens auch bezahlt gemacht, dann hätte AMD viel an AM5-Murks lassen und die Plattform zu einem richtigen HighEnd-Angebot entwickeln können, bei dem klar ist: Der Grafikslot ist immer mit PCIe5 angebunden, der primäre M.2 ebenfalls; das ganze Heckmeck wäre erspart geblieben.
Das Heck Meck ist doch den Leuten einzureden sie bräuchten PCIe 5.0. PCIe 5.0 auf dem PC ist ein reines Marketing Konstrukt das über eine angebliche Zukunfstsicherheit gepusht wurde. Es ist genau so reel wie diese 64MBit BIOS Geschichte.
An der einzigen Stelle wo PCIe 5.0 etwas bringen hätte können, gibt es bei AM5 bisher nur PCIe 4.0: der Anbindung des "Chipsatzes". Aus 4 Lanes 12 Lanes zu machen und dann noch weitere Peripherie dran zu hängen könnte schon Mal eng werden.
Das kann man auch mit AM5+, weil ja trotzdem Zen 6 auf AM5 funktional ist.
Auf der anderen Seite hat AMD im kleinen journalistischen Rahmen im Juni 2024 gesagt, dass AM6 noch vor 2027+ kommen soll. Was immer das auch heißen mag.
Was bedeutet +? + 4 Monate 2027? + 8 Monate 2027? AM6 März 2027? Wann kommt überhaupt Zen 6?
Aug. 26, also 24 Monate nach Zen 5. Der längste Zeitraum von einer Gen zur nächsten. Reicht das für 2nm? Oder doch 3nm?
Man kann so viel spekulieren und trotzdem teilweise falsch, oder richtig liegen. Warum heute schon Zen 6 auf AM5, wenn Zen 6 erst in 10 Monaten (Aug. 26) kommt? Oder doch früher, Mai 26? Zu kurz für 2nm?
Prinzipiell denke ich auch, dass sich an der Größe des CCD nichts groß was ändert, als innerhalb der üblichen Schwankungsbreite der CCDs bleibt.
bensen schrieb:
Wenn man TSMCs Werte für die Chip Density nimmt kommt man von N4P zu N2P auf ein scaling von 0.71x.
Und das ist konservativ, da TSMC dort jede Menge IO mit einrechnet (50% Logic, 30% SRAM, 20% Analog) die es im CCD nicht gibt. Logik skaliert allein von N5 zu N3E mit 60%. Dazu wird dann ein bisschen IO wegfallen.
Der Anteil von SRAM auf dem CCD ist sehr hoch und SRAM skaliert erheblich schlechter. N4P auf N3E gar nicht und von N3E auf N2 mit ca. 20 %
Und mit "ein bisschen" ist die Einsparung bei den SerDes sehr gut beschrieben.
bensen schrieb:
Bei den Kernen wird man abwarten müssen. Aber ich erwarte da keine großen Änderungen. Zen5 hat massiv überall aufgebohrt und nichts ausgelassen (Frontend, Int, FP, LS, Cache). Ich gehe davon aus, dass sie überall die Scheduling Kapazität und Register etwas aufbohren, vielleicht ne AGU mehr. L2 bleibt denke ich bei 1 MB.
Wir werden sehen, wann TSMC erklärt, dass die HVM gestartet hat. Alleine in der Fab werden die Wafer 4 oder 5 Monate kreisen. Anschließenden kommen Test, Packaging und Vertrieb. Mai 2026 wird langsam eng.
Eben. Also doch Aug.
Ich habe nichts gegen spekulieren, aber es gibt hier Leute die nur ihre Spekulationen für nahe an der Wahrheit ansiedeln müssen und andere Spekulationen als völlig falsch bezeichnen müssen.
Wenn nun Zen 6 Aug. 2026 kommt, also 24 Monate nach Zen 5, kommt dann für die Aussage von AMD, AM6 noch vor 2027+ AM6 6 Monate später?
Das Verteilen von Last zwischen verschiedenen Typen von Kernen entsprechend ihrer Performance ist weitgehend gelöst. Allerdings machen andere Eigenschaften wie Cache da noch Probleme
Liest du überhaupt was andere Leute schreiben? Ich habe von N4P zu N2P gerechnet und nur zusätzlich einen Wert von N5 zu N3E. Der CCD wird auch nicht N3E sein oder?
ETI1120 schrieb:
Der Anteil von SRAM auf dem CCD ist sehr hoch und SRAM skaliert erheblich schlechter. N4P auf N3E gar nicht und von N3E auf N2 mit ca. 20 %.
AMD hat noch nie die Kerne unverhältnismäßig aufgebläht. Warum sollten sie jetzt damit anfangen? Sie haben zu Zen5 ordentlich verbreitert, Front- und Backend. In meinen Augen werden sie jetzt daran arbeiten die Ressourcen gut auszunutzen.
Am meisten hat eh die FPU + die verbreiterten Caches gekostet. Und die wird imho diesmal ne Nullrunde schieben. Zumindest würde ich das machen.
Man wird abwarten müssen bis es Details gibt.
Kann sich ja ändern. Sie haben auch noch nie cutting edge Fertigung für die CCD verwendet.
Ich kann mir irgendwie immer noch nicht vorstellen, dass 2026 (gar Q3) für alle CPUs und Mi450 genug N2 Kapazität zur Verfügung steht.
Ergänzung ()
Alesis schrieb:
Vielleicht kommt doch noch AM5+, weil ja AM6 in naher Zukunft dann auch keinen Sinn ergibt.
Aber für ein Mülleimer SKU ist es viel zu früh. So etwas sammelt man über ein oder zwei Jahre an. Zudem fangen der 390 und 385 mit nur 32 CUs sehr viel auf. So viele so dermassen schlechte IODs kann es gar nicht geben.
Naja, der Pro 380 ist ja nun auch bislang noch nicht gut verfügbar. Außerdem hat die 8050S nun einmal zwar ein Fünftel deaktivierte CUs, aber nichts sonst!
Ich glaube auch nicht, dass es so viele schlechte IO-Dies gibt, sondern dass AMD es sich und den Partnern leicht machen möchte: Dann haben halt welche eigentlich 32 CUs und 48 ROPs, andere 40 CUs und 32 ROPs, andere sonst was. Wird alles glattgebügelt, weil es einzeln viel zu wenige wären.
ETI1120 schrieb:
Das Teil wird auf einen eingefahrenen Prozess produziert, der von Anfang an eine niedrige Fehlerquote hatte.
Genau. Deshalb ein Mülleimer-SKU für allen Rest, exklusiv als Ryzen Pro. Soll gar nicht auffallen.
Consumer würden da am Ende noch den halben Chip reaktivieren. Damit sie es nicht doch noch machen: Halbes Interface weg.
ETI1120 schrieb:
Gab es schon Mal Chiplet Zens mit halben L3-Cache.
Als Epycs, ja. Bei Rome und Milan und nochmals bei 4004, beim kleinsten. (4124P)
Bei Ryzen hat AMD immer versucht, diesen Schritt zu vermeiden.
Nur wenn halt kein anderes Segment da ist...
