Tigerfox schrieb:
Das kannst Du bei vielen Features fragen. Der Nutzen ist das Verkaufsargument. Man kann kaputtgeflashte Bausteine einfach ersetzen und eben solche Fallen wie damals bei 16MB auf AM4 vermeiden.
Du kannst für jedes verlötete Bauteil auf dem Board eine schöne Geschichte erzählen, dass man es einfach ersetzen könnte wenn es gesockelt wäre. Im übrigen hatte ich in meinem zweiten Praktikum das Vergnügen auf 20 Platinen Spannungsregler (Dual Inline, SMD) zu ersetzen.
Gesteckt wird nur dort, wo es für die Konfiguration der Endprodukte sinnvoll ist. Aber eben nur so lange wie es nicht mit der Zuverlässigkeit kollidiert. Siehe Notebook-SoCs.
Tigerfox schrieb:
Ja, stimmt leider alles. Ich fand es echt ärgerlich, das kein einziges 800er-Board USB4 von der CPU unterstützt, nachdem Gigabyte spät nach dem ursprünglichen AM5-Release wenigstens ein 600er-Board mit USB4 von der Phoenix-CPU nachgelegt hat.
Es ist nicht ärgerlich, es ist eine Unverschämtheit.
Es gibt wenige Boards die USB4 vom Hawk Point bis an die USB C Ports durchschleifen, also geht es prinzipiell. Zu dem Zeitpunkt an dem die Board herauskamen war Hawk Point schon auf AM5 verfügbar. Also haben die Boardhersteller ein Feature von Hawk Point ignoriert, damit sie den ASM4242 auf ihren X870 Boards besser vermarkten können. Und AMD hat zugesehen.
Ich bin gespannt, in welches Fettnäppchen AMD treten wird.
- 2026 einen IOD und USB4 anbieten
- einen USB4 Host im IOD einbinden, der dann von den neuen 900 Boards unterstützt wird. Genauso wie der USB4 Host der 8000G
Tigerfox schrieb:
IMO hat das 3 Gesichtspunkte:
- Desktop Effizienz bei Idle und sehr niedriger Last
- Datenmengen im Server
- Andere Typen von Chiplets
Die Chiplet Ryzen haben einen Schwachpunkt: Der Verbrauch in Idle oder extrem niedriger Last.
Da sehen die Ryzen ganz schlecht aus. Das ist in den letzten Jahren immer mehr zum Thema geworden. Außerdem ist das ein Grund warum Dragon Range und Fire Range als Notebook Chips so gut wie nichts taugen.
Außerdem kommen die Server in Bereiche wo sich der Energieverbrauch der Interchiplet Verbindungen deutlich bemerkbar macht. In seinem Vortrag zur Einführung von Zen 2 hat Sam Naffziger die Rechnung mit einem Kanal DDR4-2933 gemacht (ca 23,5 GB/s), da für jedes CCD 2 ein Memory Channel verfügbar war. Ein IFoP-Link konnte bei Zen 2 ca. 55 GB/s schieben.
Venice verwendet 16 MRDIMMs mit DDR5-12800. Da es nur 8 CCDs gibt, kommen auf jedes CCD rechnerisch 2 DIMMs mit ca 200 GB/s und mit ein bisschen Puffer für eine ungleiche Belastung ist man schnell bei 400 GB/s für die Anbindung eines CCDs in EPYC.
Andere Typen von Chiplets könnten z. B. Chiplets für Co Packaged Optics sein,.
Tigerfox schrieb:
Da streiten sich die Leute.
AMD ist mit Strix Halo auf Fanout gegangen und hat den Infinity Fabric zwischen den Chiplets von IFoP auf ein sea of wires umgestellt. Sea of wires bedeutet, dass das Infinity Fabric auf der ganzen Breite vom Die über das Package zu anderen Die geführt werden (Interview Chips&Cheese). Im CCX des Zen3 war das Inifinity Fabric ein doppelter Ringbus mit Jeweils 2000 Drähten in beide Richtungen (ISSCC 2021). Also denke ich dass ein normaler Port zum zentralen Infinity Fabric des CCX ebenso ca 2000 Drähte hat.
Bei IFoP werden SerDes verwendet und ein Infinity Fabric Link besteht IIRC aus 18 Lanes. Hierzu verwendet AMD PCIe SerDes und drosselt die Power. Denn für die kurzen Verbindungen im Package wird nicht die volle Power wie auf dem Board benötigt. Somit senkt AMD den Verbrauch von 11 pJ/bit auf 2 pJ/bit (Daten von Zen 2 mit PCIe 3.1 SerDes). Im übrigen bezieht sich die Infinity Fabric Clock auf die Frequenz des Inifinty Fabrics im Die. Die IFOP takten weit höher um die geringere Anzahl der Lanes zu kompensieren.
Bei Zen 6 erwarten viele ebenso Fanout wie bei Strix Halo. Das wäre eigentlich auch mein Favorit. Die Silicon Gang und Moores Law sagen es werden Silicon Bridges. Durch die Reduktion der Anzahl der Chiplets bei Epic und dadurch dass alle CCD den IOD berühren sind Chiplets auch bei EPYC umsetzbar. Einige Analysten gehen davon aus, dass das CoWos Kontingent von AMD sich auf INSTICT und EPYC aufteilt.
Fanout sind sehr feine Leitungen, die auf sehr dünne Kunststofffolien aufgebracht werden. AFAIK sind 35 µm Pitch bei den Kontakten und 2 µm L/S (Linewidth/Space). Damit lassen sich je mm Die Rand 250 Verbindungen realisieren. Bei Strix Halo wären damit bei 9 mm Kantenlänge der CCDs maximal 2250 Verbindungen zwischen den Dies möglich gewesen. Offensichtlich genug für Zen 5 und das passt auch zu den 2000 Drähten die AMD auf der ISSCC 2021 genannt hat.
Große Packages mit Fanout haben das Problem mit Verwindung und Verzug. Deshalb bin ich bei EPYC skeptisch mit Fanout.
Die Zen 6 Dense CCDs haben 32 Kerne. Reicht hier die Anbindung mit einem Infinity Fabric Port wirklich aus? Angesichts der deutlich höheren Speicherbandreiten stellt sich auch die Fragem wie AMD mit dem Infinity Fabric im IOD verfährt, höherer Takt oder breiter? Wenn der Infinity Fabric im CCD breiter werden sollte, wären 9 mm Kantenlänge zu wenig um den Link mit Fanout auszuführen.
Siliziumbrücken haben AFAIK einen Pitch von ca 25 µm und ein
Tigerfox schrieb:
Klar, RDNA3.5 ist nett, aber bei den CPUs nicht so wichtig.
Es ist nicht nett, sondern an der Zeit. Es werden sehr viele Desktops ohne dGPU verkauft.
Tigerfox schrieb:
Akzeptable Akkulaufzeit. Die Low Power Cores benötigen weniger Energie als die großen Cores.
Wie gesagt, man hat viel über AMD LP Cores geredet, aber direkt von AMD gab es dazu noch nichts.
Tigerfox schrieb:
Ich sehe den Nutzen im Desktop nicht, so wie ich ihn auch bei Intel nicht sehe. Spiele profitieren davon nicht, die allermeisten einfachen Anwendungen auch nicht, nur solche, die wirklich viele Kerne nutzen können,
Deshalb gibt es böse Zeitgenossen die die E-Cores von Intel als Cinebench-Beschleuniger bezeichnen.
Allerdings soll es auch vorkommen, dass man mehrere Anwendungen gleichzeitig betreibt und einige davon im Hintergrund arbeiten.
Tigerfox schrieb:
Instruction Set Architecture auf deutsch der Befehlssatz.
Tigerfox schrieb:
Würde man meinen, aber guck dir im mobilen Bereich und bei den Servern an, was es da an Verschnitt gibt: Obwohl man mit Zen3 auf 8 Cores pro CCD erhöht hat, gibt es Cezanne, Barcelo(-R) und Rembrandt-R stets mit 4 Cores, Barcelo-R sogar mit 2 (5125C), wobei die IGP bei Rembrandt-R auch auf bis zu 33% reduziert oder ganz deaktivertwird. Tlw. gibt es die auch für AM4.
Das ist aus Zeiten in denen AMD noch mit Chipdesigns gegeizt hat.
Tigerfox schrieb:
Bei Phoenix, Hawk Point(-R) und Strix Point hat man dafür Phoenix2/Hawk Point2 und Krakan Point(2) eingeführt.
Und warum glaubst Du hat AMD die zusätzlichen Dies eingeführt? Den zusätzlichen Die abzuleiten ist billiger als jede Menge funktionierende Kerne zu deaktivieren und den Rest zu verramschen.
Tigerfox schrieb:
Bei Epyc 7003 und 7004 gibt es Konfigurationen mit 8 CCD mit je nur 1, 2 oder 3 aktiven Cores und ebenso mit 2 oder 4 CCDs mit nur 4 aktiven Cores, bei 7005 sogar 16 CCD mit je nur 1 aktiven Core.
Bei den Preisen dieser SKUs spielt es keine Rolle ob eon paar Kerne deaktiviert werden.
Tigerfox schrieb:
Strix Halo wird auch von 16 Cores und 40CUs auf bis zu 6 Cores und 16CUs mehr als halbiert.
Bei der CPU ist es doch nichts besonderes. Es gibt ja auch den 9600X.
Allerdings Frage ich mich wie das bei der GPU ausgeht. 60 % der GPU zu deaktivieren ist heftig. aber ich habe noch nicht zu einem 2. Die gehört.
