News AMD Zen 6 CCD: 50 Prozent mehr Kerne auf nahezu gleicher Fläche?

[ThirdLife]

Warum sollte der 3d Cache grösser werden als der der 9000er? Besonders weil dieser durch die cores ja schon steigt. Der Cache ist ziemlich teuer. Besonders

Cache ist drecksbillig zu produzieren würde ich mal behaupten. Da musst du nicht 500x belichten und komplexeste Logik hinkriegen. Und natürlich muss der Cache ansteigen wenn auch die Kernzahl ansteigt damit jeder Core auch weiterhin eine gleich große Cache-Size zur Verfügung hat.

Ergänzung (31. Januar 2026)

Ich weiß. Und die werden das nicht verhindern:
Anhang anzeigen 1702028

90°C Temperaturlimit (und das mit Custom-Wakü!) ohne ans TDC-/EDC- oder PPT-Limit der CPU zu kommen. Bei nur ~125W Abwärme.

Das ist etwas übertrieben das, was uns mit den nächsten Fertigungsverfahren und der erhöhten Transistordichte erwarten wird. Ich bin gespannt, wie Intel und AMD das Problem lösen wird.

Was für ne CPU ist das ? Und was für ne Custom Wakü ? Mein 9950X3D sieht auch bei 250W (also 125 per CCD) nie mehr als 70C. Für 90 reichen die Powerlimits gar nicht aus die AMD via PBO zulässt.

Ergänzung (31. Januar 2026)

sofern die spiele in zukunft besser mit kernen skalieren, würde ich mir sogar den ZEN6 24 core aufs brett bauen.
ein Starrupture nutzt bei mir alle 32 Threads aus. nicht auf vollgas aber es werden alle genutzt. mit 48 threads könnte das spiel dann sogar noch besser laufen. vermutung.

Nö. Wieso sollte es besser sein wenn nicht alles voll ausgelastet wird ? Ich hab das Game auch bei mir laufen lassen und mehr als 32% Gesamtauslastung hab ich nie gesehen. Und diese Last hat sich allein auf dem V-Cache Chiplet abgespielt.

 

[ETI1120]

Das ist jetzt nun wirklich nichts neues --- @stefan92x und @ETI1120 gehen schon die gesamte Zeit von keiner signifkaten Änderung der Größe aus. (ich hoffe, ich lege euch jetzt nichts in den Mund, es ist schlicht meine Erinnerung)

Ich hatte vor einiger zeit eine heftige Diskussion über die Größe des CCD.

Meine Meinung war, dass die beiden Shrinks die 50 % mehr Kerne + 50 % mehr L3 Cache und den unbekannten Zuwachs an Trasistoren je Kern nicht komplett kompensieren können. Also das die CCD größer werden. Auf der anderen Seite war klar dass AMD auf 12 Kerne nur dann geht wenn das CCD nicht zu groß wird.

Die genannten 76 mm² sind im Bereich dessen was ich erwarte. Schauen wir Mal ob @9550pro die richtigen Zahlen genannt hat.

Selbst habe ich auch betont, dass man das sehr leicht sehen kann, wenn man den Flächenbedarf der Serdes mit denen des SeaOfWires vergleicht und obendrein die Verkleinerung durch N2? dazurechnet. (N2?, weil der genaue Node halt nicht verraten wurde)

Das CCD von Strix Halo hat 66,3 mm². Wenn wir davon ausgehen dass bei Zen 6 auch Sea of wires eingesetzt wird wäre das ein Zuwachs von knapp 10 mm² oder 14,5 %

Ich habe gerade mal kurz geschaut:

Der Epyc 9965 hat 192 Kerne / 384 Threads. Bei +50% hätte der Nachfolger 288 Kerne / 576 Threads. Junge, Junge, das wird ein Oschi.

Venice hat 8 CCD mit je 32 Kernen und kommt auf 256 Kerne, das alles hat AMD schon offiziell bekant gegeben.

 

[qiller]

Was für ne CPU ist das ? Und was für ne Custom Wakü ? Mein 9950X3D sieht auch bei 250W (also 125 per CCD) nie mehr als 70C. Für 90 reichen die Powerlimits gar nicht aus die AMD via PBO zulässt.

Sry ja, der Screenshot ist schon etwas älter mit einer älteren HWInfo-Version. Das ist ein Ryzen 9 5950X @stock. Wenn du eine erhöhte Wärmestromdichte (das ist das, was uns bzw. den Herstellern in Zukunft verstärkt Probleme machen wird) nachstellen willst, kannst du das mit prime95 machen:

Optional kannst du über den Taskmanager die Threads auch auf andere Kerne/CCD fixieren (standardmäßig werden mit obiger Einstellung einfach die ersten 4 Kerne + SMT-Threads benutzt):

Kannst ja mal nen HWInfo-Screenshot von deinem 9950X3D hier posten, während p95 auf den ersten 4 Kernen läuft.

 

[FUSION5]

Ich habe zuletzt sehr positive Erfahrungen mit den Epyc CPUs der 9005 Serie gemacht (bei uns bis 96 Kerne) und freue mich schon auf die Nachfolger.

 

[bensen]

Das würde ja heißen, das Tsmc N2 nen guten Schritt macht zu den bisherigen 4nm.
Intel 18A ist ja eher vergleichbar mit TSMC 3nm

Ja, wenn man TSMCs Angaben zusammenrechnet, sind es x1.41 Chip Density (50% Logik, 30% SRAM, 20% Analog). Der CCD dürfte sogar mehr Logik haben und damit der Sprung noch größer sein (vielleicht etwas mehr als 30% SRAM, aber so gut wie gar keinen analogen Krempel).

 

[blackiwid]

Lag Moore's Law nun bei irgendwas falsch zumindest die Kernzahl AM5 usw. hat er ja richtig gesagt, er wird ja immer nur als Plauderer dar gestellt der 99% Blödsinn labert...

Wenn die Infos nun (alle?) stimmten zumindest verglichen mit dem Leak jetzt, könnte ja auch noch falsch sein, wäre er ja der erste gewesen der die Infos richtig geleakt hat, nicht? Man hätte ihn ja auch erwähnen können als 2. Quelle sozusagen, wobei klar dieser Leaker könnte auch einfach von ihm Abschreiben daher nicht ne echte neue Quelle die von der anderen nichts wusste.

Wenn er was falsch sagte, was war falsch?

 

[bensen]

Ob AMD auch mal das Big.Little Prinzip hier anwendet?
z.b. 12 Zen6C und 24 Zen6c

Intel soll ja im Desktop auf 52 Kerne aufstocken

Wenn dann 12+32. Der Dense Die hat 32 Kerne.
Wenn Intel weit vorn liegen würde, könnten sie das machen. Aber wäre glaube ich aber mehr Prestige als wirklich Umsatz fördernd. Die Nutzer die so viele Kerne auslasten aber auf der schmalen Plattform zufrieden sind, dürften recht überschaubar sein.

Ergänzung (31. Januar 2026)

wohl her 112mb (48+64) oder sie verkleinern ihn etwas. Mehr cache ist teurer und der nutzen einen voeö größeren halte ich eher für unbütz im Privaten gebrauch

Der Cache auf dem CCD ist teuer. Der gestackte cache ist billig. Der ist klein, hat kaum Layer und war bisher in N6 gefertigt. An den Gesamtkosten für den 3D Cache würde 50% mehr Kapazität wohl nicht so sehr viel ausmachen.

Ergänzung (31. Januar 2026)

Und wie soll man die dann kühlen können?

Wenn die TDP nicht steigt, ist doch alles gut. Man bekommt halt nicht alle Kerne auf 5.7 GHz.

 

[Pizza!]

Cache ist drecksbillig zu produzieren würde ich mal behaupten.

Ich würde sagen, nicht unbedingt super billig:
Cache (L1, L2, L3) braucht sehr viel Platz auf dem Die. Der ist so riesig, dass du stattdessen wohl locker 8 Kerne unterbringen könntest und was ist teuer... die Wafer, also Chipfläche.
Flächenmäßig dürfte der ganze Cache der größte Anteil der CPU sein.

Aber nur meine Vermutung, bin da auch kein Experte.

 

[bensen]

Ich bin gespannt wie AMD 6 und 8 Kern CPUs realisiert.

8 Kerne einfach durch Deaktivierung. Wenn auch vielleicht nicht direkt am Start sondern nach nem Jahr. Darunter bedient man einfach mit Zen5. Man muss ja nicht zwangsweise maximal schnelle wenige Kerne anbieten. Wer maximale Performance braucht, kauft eben 8+ Kerne.

 

[ETI1120]

Warum sollte der 3d Cache grösser werden als der der 9000er?

Wenn das 3D Cache Chiplet nicht mitwächst stehen je Kern weniger MByte L3 Cache als bei Zen 5 zur Verfügung. Also wird AMD wenn es irgend möglich ist auch mehr SRAM aufs Cache Chiplet packen.

Wir werden sehen was rauskommt.

Besonders weil dieser durch die cores ja schon steigt. Der Cache ist ziemlich teuer. Besonders

Der Witz daran den Cache auf ein eigenes Chiplet auszulagern, ist dass dieser Cache billiger ist als auf dem Die mit dem CPU Kernen.

Da SRAM kaum noch skaliert kann man einen alten Prozess nehmen und benötigt AFAIU auch weniger Metallisierungsebenen als bei einer CPU.

Hinzu kommen allerdings noch die Kosten fürs Stacking, die werden aber mit dem Ausreifen der Prozesse sinken.

Cache ist drecksbillig zu produzieren würde ich mal behaupten.

Billiger als Logik.

Aber das Cache Chiplet sind nun Mal kosten die On Top zum CCD hinzu kommen. Es hat Gründe warum AMD bisher noch L3-Cache auf dem CCD lässt. Gerüchte besagen, dass sich dies bei Zen 7 ändern soll. es gibt auch Patentanträge von AMD dazu.

AMD muss auf dem Cache Die das SRAM und die TSVs für alle Verbindungen zum CCD unterbringen. Bei Zen 5 hatten das Cache Die und das CCD dieselben Abmessungen.

Ein Fund im Netz.

AMD hat beim Zen 5 Cahcechiplett die Fläche voll ausgenutzt. Also die 14,5% mehr Fläche reichen nicht um auf diesem Die 50 % mehr SRAM unterzubringen.

Was ich nicht weiß wie viel Luft AMD im SRAM gelassen hat.
Beim Zen 5 CCD hat AMD den SRAM um 35 % dichter gepackt.

Da musst du nicht 500x belichten und komplexeste Logik hinkriegen.

Ganz so trivial ist SRAM nicht, sonst würde TSMS kein SRAM als Testchip für neue Prozesse verwenden.

 

[k0ntr]

darf ich mal fragen weshalb man die cpu grundsätzlich nicht grösser macht? so könnte man ja noch mehr kerne drauf packen und die grössere fläche besser kühlen?

 

[bensen]

Welche Features würden denn in den Kernen gestrichen, um die Fläche zu sparen? Kein Multithreading mehr? Da müsste doch noch mehr gespart werden.

Nein, siehe oben. Das passt ganz gut. Sind sogar noch ein paar mm² für größere Kerne über.

Die Zeiten von 50% weniger Fläche für die gleiche Logik allein durch einen neuen Prozess sind vorbei, und Cache schrumpft schön länger quasi gar nicht mehr.

Man braucht ja keine 50% weniger Fläche, wenn der Chip nur 50% breiter wird.

 

[stefan92x]

Trotzdem wird jetzt von einigen als wichtigster Punkt die Verbesserung des idle Verbrauchs genannt.

Ja, dabei wird dann die Hälfte vergessen... Es entfällt der Verbrauch des IFoP, der durch das neue Package einfach nicht mehr existiert.

Das senkt den Verbrauch immer. Im Idle fällt das auf als weniger Verbrauch und freut Leute, die das erwähnen. Unter Last bedeutet das bei gleichem Powerlimit aber auch mehr Strom für die eigentlichen Kerne und damit mehr Leistung.

 

[bensen]

darf ich mal fragen weshalb man die cpu grundsätzlich nicht grösser macht? so könnte man ja noch mehr kerne drauf packen und die grössere fläche besser kühlen?

Kostet mehr Geld in der Herstellung.

 

[ETI1120]

darf ich mal fragen weshalb man die cpu grundsätzlich nicht grösser macht? so könnte man ja noch mehr kerne drauf packen und die grössere fläche besser kühlen?

Das Kühlen ist kein Problem, weil man nicht mehr Power in die CPU schiebt.

Wenn Du mehr Cores reinpackt, dementsprechend mehr Power in die CPU schiebst und dementsprechend die Fläche erhöhst ändert sich rein gar nichts an der je Fläche umgesetzten Power.

Besser wird es nur wenn Du die Power nicht dementsprechend erhöhst. Was aber bedeutet die Peak Performance je Kern zu senken. Das macht man bei den Servern.

 

[Chaosbreed]

Ist schon geil, bringt bei dem RAM-Preisen halt nix ^_^
Denke Zen7 ist ein gutes ziel für mich dann hab ich 3 Generationen übersprunen ^_^.

 

[bensen]

Was noch möglich ist, wäre ein neuer "Chipsatz" der mehr Lanes bietet. Aber auch dazu ist nichts zu vernehmen.

Die Frage ist auch ob der IOD einen USB4 Host bietet, aber der würde sich auch nur auf neuen Boards nutzen lassen.

Ein neuer Chipsatz mit PCIe 5.0 Anbindung und mehr Lanes wäre sinnvoll. Ebenso USB 4.0 direkt auf der CPU. Oder zumindest eines von beiden.
Den gleichen Quatsch noch ne Generation mitzuschleppen können die sich eigentlich nicht leisten. Klar, für den Großteil der Anwender taugts. Aber 12-24 Kerne wird man zu Anfang nicht verramschen. Die Preise für Zen 6 werden hoch sein. Siehe auch Zen 4 und 5 zum Start. Da sind die Erwartungen schon andere.

 

[Piktogramm]

darf ich mal fragen weshalb man die cpu grundsätzlich nicht grösser macht? so könnte man ja noch mehr kerne drauf packen und die grössere fläche besser kühlen?

Wird doch gemacht, "nur" dass halt mehr Dies eingesetzt werden um die Anzahl an Kernen zu vergrößern.

Zudem wird in der Fertigung High NA EUV eingesetzt bzw. demnächst eingesetzt werden. High NA Belichtung begrenzt die Fläche die auf einmal belichtet werden kann deutlich. Kurze suche meint was von 26mm × 17mm. Größere Dies vorzusehen kommt mit einer kleinen, eigenen Hölle an Problemen. Da ist das "zusammenkleben" von Dies dann doch sinnvoller.

 

[bensen]

Meine Meinung war, dass die beiden Shrinks die 50 % mehr Kerne + 50 % mehr L3 Cache und den unbekannten Zuwachs an Trasistoren je Kern nicht komplett kompensieren können. Also das die CCD größer werden.

Warum eigentlich? Wenn man TSMCs Angaben aufrechnet ist die Chip Density (50% Logik) um den Faktor 1,41 gestiegen.
Wenn man Strix Halo CCD nimmt, da schon neuer Interconnect, hat man 67x1,5/1.41=71,8 mm². Da bleiben sogar noch ein paar mm² für breitere Kerne.
Zumal Zen5 bei den Kernen sehr in die Breite gegangen ist. Das man diese Iteration dann eher moderat rangeht und nur im Detail verbreitert ist nicht unlogisch.

 

[Piktogramm]

Wenn das 3D Cache Chiplet nicht mitwächst stehen je Kern weniger MByte L3 Cache als bei Zen 5 zur Verfügung. Also wird AMD wenn es irgend möglich ist auch mehr SRAM aufs Cache Chiplet packen.

Wobei die Hitrate vom L3-Cache bei den meisten Anwendungen jetzt nicht brachial schlechter würde, wenn der L3 gleich groß bliebe, aber die Anzahl an Kernen von 8 auf 12 stiege. Mit 3D-Cache wäre die Änderung bei der Hitrate sogar noch kleiner.
Verkraftbar wäre das, wenn die Die2Die Interconnects schneller werden (Durchsatz und Latenz). Was erwartbar ist, wenn sie da den Interconnect vom StrixHalo übernehmen (was die Gerüchteküche so verlautbart).