Bericht Intel Xeon SP: Mit Skylake-SP auf der Purley-Plattform gegen AMD Naples

[Trumpf]

@Krautmaster

Oh oh, jetzt wird wieder eine AMD-Technik ("Infinity Fabric") kleingeredet, weil weder Nvidia noch Intel über eine solche Technologie verfügen. Der Ami würde jetzt sagen: "your bias is showing".

Das magische Wort ist nicht MCM sondern "Infinity Fabric". Können Intel oder Nvidia bspw. vier Halbleiterplättchen auf ein MCM-Package kleben und "vereinen", damit die Leistung fast linear skaliert und das MCM-Package als ein einziger Prozessor vom Betriebssystem erkannt wird? Na?

Nein, das können sie nicht und so einfach zu bewerkstelligen ist das auch nicht.

Nvidia baut übrigens einen irren großen Chip (>800 mm²), weil sie mit Navi auf MCM + Infinity Fabric sonst überhaupt nicht konkurrieren könnten. AMD wird locker vier 250mm² Chips auf ein MCM-Package setzen können. Nvidia würde richtig doof aus der Wäsche gucken, wenn der größte Volta Chip lediglich eine Fläche von 600 mm² hätte.

 

[Sennox]

Bei der unten stehenden Grafik kriege ich fast das kotzen.
Eigentlich wird völlig unverblühmt gesagt "Wir sehen unser Monopol in Gefahr, helft uns es aufrecht zu erhalten"

Aber dass sie sich so sehr an der "zusammengeklebter Desktop-Die" Geschichte aufhängen...Der Kern selbst stammt bei Intel ja auch vom Desktop ab. Die tun so, als wären Server-CPUs der Adel, Desktop-CPUs der gemeine Pöbel und AMD Eypic ein Bastard.
Aber im Kern sind sie doch alle gleich.

Vorallem hat ja gerade Intel mit den Core2Quad gezeigt, dass dieses Konzept trotzdem performant sein kann

 

[Alphanerd]

Denn alles was man bislang von Skylake-X gesehen hat, zeigt exakt dasselbe Problem: Probleme mit unoptimierter Software und massig Latenzen innerhalb des Meshs...

Plus hoher Verbrauch und wg Mayonnaise unter dem HS schwer zu kühlen. Also 2-3 kleine Problemchen mehr.

 

[EchoeZ]

Da stellt sich mir gerade die Frage, wie Intel es bei Skylake-SP handhabt. Auch 'Mayonaise' oder doch verlötet?
Falls Ja, warum nicht auch bei Skylake-X? Falls nein, naja..hothothot

 

[Holt]

Die TDP Angabe kann man in der Pfeife Rauchen. Im anandttech test säuft der große Epyc 320 Watt und das Intel pendant 440 Watt.

Bei POV-Ray, bei MySQL braucht EPYC 321W und Xeon nur 300W. Und nun?

Die Vorteile von MCM überwiegen stark, deshalb forscht Nvidia auch an dieser Technologie.

Der einzige Vorteil von MCM sind die Kosten für den Hersteller. Aber da die Kosten explodieren je kleiner die Strukturen sind, umso mehr werden die Hersteller dazu gezwungen diese Technik anzuwenden. Da ist die Herausforderung dies mit möglichst wenigen Nachteilen für die Latenz und Bandbreite gegenüber großen Dies zu realisieren. Dafür hat Intel ja eben EMIB und Mesh dürfte perfekt dafür dienen damit Dies zu verbinden, ohne die Latenzen zu sehr zu erhöhen.

viel Forschung ist da nicht nötig

Oh doch, denn man kann alles irgendwie machen, oder es optimal gestalten und dafür muss man eben viel Aufwand treiben.

Abhängig davon ob man zb auf ein Substrat oder auf einen richtigen Interposer wie bei HBM setzt kann man natürlich schlicht die Bandbreite und Anzahl der Leitungen beider Chips hoch halten.

Ein klassischer Interposter ist aber teuer, wenn er eine entsprechende Größe hat. Die Dinger sind im Grunde auch Halbleiter und kosten entsprechend ab einer bestimmten Größe mehr, weil die Wahrscheinlichkeit von Fehler bei der Fertigung exponentiell steigt.

Für AMD bedeutet das aktuell wirtschaftliche Vorteile da man mit wenig Masken und kleine Die aus Fremdfertigung auskommt. Intel hat dieses Problem weniger.

Genau, nur wird auch Intel auf Dauer nicht drei Masken für die Xeons und i7/i9 fertigen können, zumal wenn AMD die Preise drückt, was die Stückzahlen senkt und die Kosten wegen der kleineren Fertigungsstrukturen immer weiter steigen und das massiv. Angedacht ist es auch bei Intel schon länger und wird früher oder später kommen müssen.

Nvidia hat es ebenso bald da man mit 815mm² nicht viel größere Chip fertigen kann

Eben und dies zumal in einem noch recht neuen Prozess. Intel und NVidia haben aber bisher noch so hohe Marktanteile und kommen entsprechend auf ausreichende Stückzahlen, da können sie sich die Entwicklung und Fertigung so gewaltiger Dies noch leisten.

Intel könnte sicher schon heute hingehen und statt einer 28 Kern Die 2x 18 Kern auf ein Substrat packen.

Wahrscheinlich, denn wie gesagt sehen die Dies ja schon so aus, als wäre die untere Seite bereits dafür gedacht zwei Dies dann über das Mesh und EMIB zu verbinden, da dort eben kein I/O vorhanden ist. Derzeit setzt Intel aber noch auf Mehrsockel Rechner und hat ja auch noch die Xeon Phi, aber im Labor dürfte man damit schon experimentieren um es dann in der nächsten oder übernächsten Version zu bringen. Vielleicht hängen da ja auch schon jetzt die FPGA dran, die ja auch bei einigen der noch kommenden Versionen integriert sind. Da wird es spannend zu sehen was die können, denn damit könnte eine SW ja letztlich seine eigenen Befehlserweiterungen schaffen.

Vermutlich würde man aber die max Gesamtzahl der Sockel einschränken sofern man diese über UPI verbindet. Das MCM dürfte auch der Grund sein weshalb man nicht einfach 8 Epycs zusammenflanschen kann.

Möglich da man so ja mehr Kerne pro CPU erzielt, aber ich denke AMD hat sich eher erstmal auf den Markt konzentriert in dem das größte Potential steckt und das sind die 1 und 2 Sockel Systeme. Um noch mehr CPUs zu verbinden, bräuchte man noch mehr Verbindungen und wenn ich mir Bilder wie diese beiden ansehe:

Dann bin ich mir nicht sicher ob im zweiten die Kreuzverbindungen zum jeweils dritten Die der CPU einfach vergessen wurden, oder nur bei den 1P Modellen für einen Sockel vorhanden sind und bei den 2P Modellen dann rausgeführt werden um beiden CPUs zu verbinden.

 

[Alphanerd]

HPE ProLiant "Gen10"
Dell PowerEdge 14G
Cisco UCS "M5"
Fujitsu PRIMERGY "M4"
Lenovo ThinkSystem "SR***"

Man flutet quasi direkt am Tag-1 mit neuen Servermodellen den Markt, während für EPYC kaum etwas auf der Roadmap steht oder nur kleine Nischen-Produktlinien oder OEMS/ODMs (Asus, Gigabyte & Co) etwas anbieten.

Da Epyc das klar bessere Produkt darstellt, kann ja wieder nur Intel die Finger im Spiel haben. Kommt dann in 5 Jahren raus, Intel zahlt 2€ fuffzich an AMD und wir haben die nächsten 10 Jahre stillstand, weil die Strafzahlung in keiner Weise die entgangenen Umsätze auch nur annähernd auffängt.

 

[reallife-runner]

Der Vergleich zu AMD ist natürlich nicht so wirklich ernst zu nehmen. Der Vergleich zur eigenen alten Platform ist aber etwas enttäuschend meiner Meinung nach. Es wird voll auf AVX-512 und etwas mehr Kerne und Cache gesetzt. Ob das im realen Leben so durchschlägt?
Dazu viele neue Technologien, die sich aber erstmal beweisen müssen.

 

[Alphanerd]

Da stellt sich mir gerade die Frage, wie Intel es bei Skylake-SP handhabt. Auch 'Mayonaise' oder doch verlötet?
Falls Ja, warum nicht auch bei Skylake-X? Falls nein, naja..hothothot

Mist, gute Frage. War iwie bei Skylake X in Gedanken und kann gar nicht sagen. Ne, jetzt wo ich drüber nachdenke, denke ich auch an nicht an Mayonnaise.

 

[Holt]

Plus hoher Verbrauch

Das ist Quatsch, der hohe Verbrauch ist bei Skylake-X nur in den Stresstests mit Prime95 weil dort AVX intensiv genutzt wird und die Mainboads dabei gnadenlos übertakten. Ein 7900X darf dann nur 3,3GHz takten, wenn die AVX Befehle intensiv genutzt werden, die Mainboards ignorieren dies und lesen 4 oder sogar 4,3 GHz auf allen Kernen an. Viele Boards dürften vor allem die bei AVX Nutzung vorgesehenen Taktraten ignorieren, denn 4GHz auf alle Kernen zu erzwingen ist Overclock! Mit AVX liegt der vorgesehene Takt darunter:



Bei Anandtech hat selbst mit Prime95 der 7900X keine 150W erreicht:



Entweder wurden als Prime95 ohne AVX verwendet, oder das UEFI des Boards hat sich an die bei AVX Nutzung vorgegebenen Taktraten gehalten. Nur halten sich nicht alle Mainboard Hersteller dran:

Was uns jedoch auffiel: jeder Hersteller hatte da so eine eigene kleine Leiche im Keller, "Cheats" inklusive. Vergleichen wir zunächst einmal das Asus Prime X299-Deluxe und das MSI X299 Gaming Pro Carbon AC (basierend auf dem Test meines Kollegen Thomas Soderstrom). Während Asus die Leistung @Stock ein wenig einbremst, lässt MSI der Kraft vollen Lauf. Kraft kommt von Kraftstoff und so verwundert uns die Leistungsaufnahme (und die damit verbundene Abwärme) dann schon gar nicht mehr:

Da Prime95 keine Ergebnisse auswirft, muss man dann schon genauer hinschauen, wo die Unterschiede liegen. Zum Einen gibt es beim MSI einen BIOS Eintrag Enhanced Turbo, der per default immer auf <auto> steht und so aktiv ist. Um ihn aber überhaupt zu finden (und zu deaktivieren), muss man erst das Advanced-BIOS öffnen und dann noch den Expert-Modus beim OC aktivieren. Im Turbo Boost 2.0 stehen ja normalerweise zwei Kernen bis zu 4.3 GHz Turbo-Takt zu, doch ist der Schalter aktiviert (und das ist er ab Werk immer), takten alle Kerne bei Last automatisch auf 4.3 GHz. Das ist eine nette Übertaktung ab Werk, die natürlich auch mit einer automatischen Spannungsanpassung abgesichert wird.
Was hingegen wundert ist der Umstand, dass man bei 4,0 GHz auf allen Kernen und dekativiertem Enhanced Turbo erschreckende 230 Watt statt Überwiegend 160 Watt (mit Leistungsspitzen bis etwas über 230 Watt) bei Prime95 und 4,3 GHz All-Core-Turbo benötigt. Hier scheint Intel also intensiver zu regeln.

Nein nicht Intel regelt intensiver, dies ist Aufgabe des UEFI und nicht ab Werk zu übertakten und dann womöglich selbst bei AVX Nutzung mit Prime von 3,3GHz auf 4,3GHz! Aber Prime gibt ja keine Performancewerte aus, da sieht man es nicht gleich.

Die Boards bei denen die Leistungsaufnahme Prime so hoch ist, ignorieren vor allem die bei AVX Nutzung vorgesehenen Taktraten komplett, denn 4GHz auf alle Kernen zu erzwingen ist Overclock! Die Tabelle oben im Zitat aus Tomshardware zeigt wie sehr es vom Mainboard abhängt, zwischen den 254W mit dem Prime Deluxe und den 331W beim Gaming Pro Carbon sind es über 30% mehr. Man sieht auch gut, die massiv AVX diese Steigerung der Leistungsaufnahme bewirkt, denn bei 7800X und 7820X ist ja eine der beiden 256Bit AVX Einheiten deaktiviert und schon fällt mit dem 7800X der Unterschied zwischen beiden Boards mit 218 zu 206W auf gerade noch 5,8%, statt über 30% beim 7900X.

Aber ist denn Intel schuld, wenn die Mainboardhersteller die Vorgaben ignorieren und schon in der Defaulteinstellung eine ordentliche Schippe OC drauflegen um bei der Leistungsmessung in den Reviews vorne zu liegen?

Wenn man die Leistungsaufnahme betrachtet, muss man diese immer ins Verhältnis zur dabei erbrauchten Performance setzen, sonst ist das totaler Schwachsinn. Man kann nicht die Leistungsaufnahme bei Tests wie Prime nehme und dann die Leistung in irgendeinem Benchmark damit vergleichen, dafür hängt die Leistungsaufnahme viel zu sehr von der jeweiligen Last ab.

 

[Alphanerd]

Huhu holt. Ohne deine Antwort hier gelesen zu haben, schreib ich "ähnliches" im neuen Vega Thread. Ich nannte es da: "je nach Board".

Lg


Edit: lt deinem Chart brauchen der große i7 und der i9 fast das doppelte an Strom wie der große r7. Schade das Prime keine Rechenergebnisse ausspuckt, ich kann mir kaum vorstellen, dass der R7 nur halb so schnell rechnet. Zudem wir ja noch auf den Skylake x Konkurrenten warten, der heißt ja TR. Der r7 ist ja nur ne poppelige Mainstream CPU

 

[ruthi91]

1. Interessant wie oft erwähnt wird, dass die Architekturänderungen stromsparender sein sollen, aber SkylakeX bis dato das genaue Gegenteil zeigt
Liegt das nur am hohen allcore Takt?

2. Denkt jemand das Intel bei den geplanten 12-18 Core SkylakeX vielleicht auch das 6 Kanal Speicherinterface bringen wird?

3. Alles Gute für den Nachwuchs und die Familie, der Test kann warten, ein Baby tut es nicht

 

[Krautmaster]

@Holt

ich stimme dir weitestgehend zu. Die Frage ist welche Kunst es bedarf diesen Bus zu entwickeln. Technisch macht das Substrat selbst ja nichts anderes als Leitungen bereitzustellen. Die eigentliche Aufgabe ist also das Design dieser Kontenpunkte auf der Die die diese Kommunikation übernehmen.

Vorab. Ich hab mich nicht tiefergehend mit UPI / IF / HT beschäftigt.

Das Infinity Fabric aus AMDs Marketing schlägt ja voll an. Was genau unterscheidet es von bisherigen Modellen wie QPI oder HT oder UPI?
Letztere sind ja alle über den Sockel zugänglich. Entsprechend auf längere und weniger Leitungen ausgelegt. Das kann IF auch.

Infinity Fabric ist auch "nur" ein Bus, aktuell der der wie UPI die einzelnen Die über Substrat verbindet. Mit vermutlich weit mehr Leitungen oder höherem Takt = höherer Performance als zb UPI welches übern Sockel geht.
AMD gibt ihm halt viele Ausbaustufen, benennt also auch zb den HT um stellt den Bus so super universal dar. Und siehe da, auf einmal verbindet sich alles über Infinity Fabric , die GPU an CPU, die CPU an CPU, die GPU über den Sockel an CPU... magic.

Klärt mich auf wenns anders is.

Das soll auch nicht abwertend sein. Das ja nichts anderes als sich zb mit Kern zu Kern Kommunikation oder CPU - GPU auseinander zu setzen. Die einzelnen Bereiche auf einer Die benötigen genauso Bussysteme um sich zu verbinden. Wie agieren IF Kontenpunkte? Adressieren die direkt die 2-7 anderen, also Any to Any, oder ist das unabh. beliebig erweiterbar auf Kosten der Bandbreite? Ist es ein Ring wie Intels alte inDie Kommunikation?
Was genau ist die Innovation dahinter?

AMD vermarktet das nun geschickt, das ganze MCM und es funktioniert auch gut. Da sagt keiner was anderes. Ich bin durchaus positiv angetan und hab das direkt mal unserem Server Admin zukommen lassen

 

[kisser]

Die Vorteile von MCM überwiegen stark, deshalb forscht Nvidia auch an dieser Technologie.

Das ist Blödsinn, denn es gibt keine Vorteile von MCM. MCM ist nur eine Notlösung, weil man an die physikalischen Grenzen der Halbleiterfertigung stößt und deshalb eben nicht unbegrenzt mehr Cores auf einem einzelnen Die unterbringen kann.

 

[YforU]

Die Vorteile von MCM überwiegen stark, deshalb forscht Nvidia auch an dieser Technologie. Sie würden sonst mit AMD nicht mehr mithalten können (Navi soll voll auf Infinity Fabric bzw. MCMs setzen). Intel wird das wohl jetzt auch so sehen.

Die Vorteile von MCMs in einem Maßstab wie bei Epyc überwiegen aus der Perspektive von AMD. Das gilt sowohl für die aktuelle CPU Generation als auch die kommende (7nm) GPU Generation. Mit einem Marktanteil welcher gegen Null tendiert extrem fette Chips wie Intel und Nvidia explizit für Enterprise/HPC zu entwickeln und zu produzieren ist einfach nicht drin. Das wäre völlig unwirtschaftlich denn egal wie gut das Produkt ist - Marktanteile gegenüber etablierten Konkurrenten holt man nicht über Nacht.

Wenn die Stückzahlen aufgrund des Marktanteils passen und Chips sich für knapp 5-stellige Beträge verkaufen lassen sind auch 700mm² überhaupt kein Beinbruch. Davon ist AMD stand heute aber noch sehr weit weg.

Und ja, es wird in Zukunft allgemein mehr MCMs geben. Die "fetten" Chips werden aber deshalb nicht einfach verschwinden. Vor allen wird die Modularität zunehmen (CPU + GPU / CPU + FPGA etc.).

Als Ergänzung: Der Hersteller mit den nach Stückzahlen meisten MCMs ist Intel (CPU + PCH und optional eDRAM, dazu kommt demnächst CPU + FPGA). Von Intel gibt es zumindest mal eine realistische Lösung für eine elementare Problematik der MCMs (denn Interposer sind es aus Kostengründen eher nicht): https://www.golem.de/news/emib-intel-verbindet-multi-chip-module-mit-silizium-1703-127001.html

AMD hat in die Fabric sicherlich ordentlich investiert. Das Rad hat man damit aber nicht neu erfunden. Eine Lösung wie EMIB wäre beispielsweise genau das was AMD bräuchte um dem MCM Design einen deutlichen Schub zu geben.

Edit: Mehr Xeon Benchmarks bei STH (Epyc wird nachgeliefert da noch keine finale Firmware)
https://www.servethehome.com/quad-intel-xeon-platinum-8180-initial-benchmarks/

 

[Trambahner]

Ich bin auf diesem Gebiet nicht wirklich bewandert, aber ist dieser Test nicht ziemlich unrealistisch, wenn die Datenbank gerade mal so klein ist, dass sie in den L3-Cache passt? Falls ich nicht komplett falsch liege, wurden hier doch im Prinzip wurden hier doch nur die Latenzen gemessen? Viel mehr sollte man für solche Tests doch große Datenbanken verwenden, bevor man Rückschlüsse auf die "Datenbankfähigkeiten" der jeweiligen Plattform ziehen kann, oder nicht?

Datenbanken, die auf solchen Maschinen in Datacenters laufen, dürften im oberen 3stelligen GB bzw. TB-Bereich liegen.
Einzelne Refresh-Transaktion in Datawarehouses können gewaltige Datenmengen auslösen. Da kannste die paar MB Cache knicken. Da reicht ein lockerer großer INSERT INTO .... SELECT FROM..... und Du bewegst Gigabytes.
Bedenken muss man auch, dass neben den eigentlichen Daten und z.B. deren Transformierungen/Aggregierungen durch Berechnungen auch Transaktionslogs und Undo-Informationen generiert und geschrieben werden müssen. Dazu dann oft auch die Updates/Rebuilds der entsprechenden Indizes. Das muss dementsprechend alles durch den Speicher.

Und bei OLTP-Datenbanken mit vielen hundert oder tausenden Usern drauf, die kleine aber Zufalls-Transaktionen auslösen schauts nicht viel besser aus.

Der Test über große Oracle-Datenbanken oder SAP-Systeme wäre da viel aussagefähiger.

 

[xexex]

Vorab. Ich hab mich nicht tiefergehend mit UPI / IF / HT beschäftigt.

Muss man auch nicht zwingend. Vom Prinzip ist das was AMD macht nicht wirklich was anderes als das was Intel seit Jahren macht. Mehrere Dies über einen Bus zu verbinden. Bei Intel gehen derzeit, das nötige Kleingeld vorausgesetzt, 8 Sockel x 1 Die bei AMD mit EPYC sind 2 Sockel x 4 Die möglich. Für die Verbindung der jeweiligen Dies miteinander gibt es jeweils ein Bussystem, der heißt bei AMD Infinity Fabric bei Intel QPI bzw. nun UPI.

https://software.intel.com/en-us/articles/intel-xeon-processor-scalable-family-technical-overview

Die Bandbreiten?

QPI operates at a clock rate of 2.4 GHz, 2.93 GHz, 3.2 GHz, 4.0 GHz or 4.8 GHz (4.0 GHz frequency is introduced with the Sandy Bridge-E/EP platform and 4.8 GHz with the Haswell-E/EP platform). The clock rate for a particular link depends on the capabilities of the components at each end of the link and the signal characteristics of the signal path on the printed circuit board. The non-extreme Core i7 9xx processors are restricted to a 2.4 GHz frequency at stock reference clocks. Bit transfers occur on both the rising and the falling edges of the clock, so the transfer rate is double the clock rate.

Intel describes the data throughput (in GB/s) by counting only the 64-bit data payload in each 80-bit "flit". However, Intel then doubles the result because the unidirectional send and receive link pair can be simultaneously active. Thus, Intel describes a 20-lane QPI link pair (send and receive) with a 3.2 GHz clock as having a data rate of 25.6 GB/s. A clock rate of 2.4 GHz yields a data rate of 19.2 GB/s. More generally, by this definition a two-link 20-lane QPI transfers eight bytes per clock cycle, four in each direction.
https://en.wikipedia.org/wiki/Intel_QuickPath_Interconnect

Bei einem aktuellen E5 Xeon (2 Sockel) (2xQPI) liegt der Durchsatz zwischen den CPUs bei:
4,8 GHz× 2 bits/Hz (double data rate)× 16(20) (data bits/QPI link width)× 2 (unidirectional send and receive operating simultaneously)÷ 8 (bits/byte)= 38,4 GB/s
Bei einem E7 (8 Sockel) (3xQPI):
4,8 GHz× 2 bits/Hz (double data rate)× 16(20) (data bits/QPI link width)× 3 (unidirectional send and receive operating simultaneously)÷ 8 (bits/byte)= 57,6 GB/s
Wenn sich sonst nicht geändert hat, kann UPI nun bis zu:
5,2 GHz× 2 bits/Hz (double data rate)× 16(20) (data bits/UPI link width)× 3 (unidirectional send and receive operating simultaneously)÷ 8 (bits/byte)= 62,4 GB/s



AMD verbindet nun einzelnen Dies mit 42,6GB/s innerhalb eines Sockels und mit 37,6GB/s zwischen den Sockeln. Damit entspricht das ganze in etwa dem Intel System, nur das man weniger Sockel benötigt. Nachteilig hier ist jedoch, dass jedes Die nur Dual Channel RAM Anbindung hat. Die summierten Bandbreiten ergeben sich nur dann, wenn alle Links der jeweiligen Sockel gleichzeitig Daten übertragen (Innerhalb eines Sockels bzw. Sockel zu Sockel) und sind nur schön anzusehen.

EDIT:

Bisection Bandwith
2x required within Socket

Wenn ich das versuche zu deuten. Kann möglicherweise ein Die gleichzeitig mit zwei anderen mit 42,6GB/s kommunizieren während eine Intel CPU nur die angesprochenen QPI Links hat. Das könnte die Problematik mit wenigen Speicherkanälen und PCIe Lanes pro Die etwas eindämmen.

 

[Otz]

@Trambahner

Danke für die Aufklärung. Wär dann mal interessant zu sehen wie sich beide Plattformen verhalten mit größeren Datenmengen. Allein die unterschiedliche DRAM Bandbreite könnte ja schon ein anderes Bild zeichnen bei "richtigen" Datenbankbenchmarks als jener MySQL test.

 

[Krautmaster]

@xexex

Danke für die Erklärung. IF wird ja auch noch an vielen anderen Stellen genannt die aber bis auf den Namen dann vermutlich wenig gemein haben werden. So wird man zb bei der Chipsatz Anbindung dann ggf irgendwann auch von IF sprechen und im Hintergrund ist es PCIe Gen 4 das wenig mit dem IF zwischen den CPU Die zu tun hat.

Genau klebt bei APU dann CPU und GPU Part mit IF zusammen. Auch dass dann ggf eine eigene IF Ausprägung.

 

[xexex]

Genau klebt bei APU dann CPU und GPU Part mit IF zusammen. Auch dass dann ggf eine eigene IF Ausprägung.

Das ist auch keine Zauberei. Intel bindet den Chipsatz über DMI an.
https://en.wikipedia.org/wiki/Direct_Media_Interface

AMD hat hier zur Vereinfachung einen wesentlich einfacheren Weg gewählt. Jedes Die hat eine bestimmte Anzahl Lanes, die im PCIe oder im Infinity Fabric Modus arbeiten können. Alles was an so ein Die "angeklebt" wird kommuniziert darüber. So kann man die Architektur erweitern und entweder mehrere Dies zu einem Sockel zusammenfassen oder CPU und GPU zu einer APU oder CPU mit anderen Elementen zu einem SoC.

Damit kann AMD preiswert diverse Konfigurationen anbieten ohne zig Masken für die jeweiligen CPUs entwickeln zu müssen und ohne den ganzen Chaos, den Intel mit 100 verschiedenen Konfigurationen nun vorgestellt hat. Bei Intel sind die meisten CPUs nur Resteverwertung um möglichst brauchbare Yields zu erreichen.

 

[Krautmaster]

joa so nahm ich bereits an dass das quasi auf PCIe basiert bzw hier eventuell ähnlich vorgeht. Macht ja auch durchaus Sinn. Ich meine Intels DMI sei auch nicht groß anders. Bietet ja auch etwa die Bandbreite von 4 Lanes genau wie AMDs Southbridge mit 4 Lanes an der CPU hängt.