News „Phoenix2“ mit Zen 4c für Notebooks: AMD Ryzen 7000 setzt nun auch auf die kleinen Zen-4c-Kerne

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Das Problem beim Cache ist, der Speed sinkt signifikant mit steigender Größe, denn im Cache zählen die Signallaufzeiten. Der "Trick" ist beim X3D Cache, dass eben nicht in die Fläche skaliert wird, sondern in die Höhe, das Signal muss nur wenig Weg nach oben und hat dann auf der selben Fläche (in der Breite) auch die selben Latenzen und Laufzeiten wie ohne den gestapelten Cache. Würde man das in gleicher Größe eben plan bauen, dann wäre dass auch signifikant langsamer.

Ja, das stimmt schon. Aber ich denke, von 32MB auf 48MB könnte man noch mit vertretbaren Latenzen erhöhen. Sogar wenn man es bei 32MB belässt, würden Spiele nicht langsamer werden, nur weil man daran 16 Kerne statt 8 Kerne anschließt. Sobald man aber X3D-Cache dazu packt, würden alle 16 Kerne vom 3D-Cache profitieren, und keine X-Game-Bar wäre nötig um das passende Chiplet auswählen zu müssen.

Mal davon ab dass das ganze Konstrukt mit dem Cache nicht gebaut wird, weil AMD das so toll findet, sondern um Latenznachteile durch die MCM Bauweise zu kompensieren.
Ein Produkt, was lediglich einen IO Die und einen Compute Die hätte (ohne weitere Produkte mit min. zwei CCDs) wäre rein logisch ziemlicher Unsinn, wenn dann würde man die IO Part mit rein integrieren und könnte sich den ganzen teuren großen Cache sparen, den sie eben primär dafür verbauen um die lahme IF Verbindung zum IO Die auszugleichen.

Der IO-Die wurde primär ausgelagert, weil dieser kaum mit der Fertigung skaliert. Daher bleibt der IO-Die auch bei 6nm, während der CPU-Die auf 5nm und später auf 4nm geht. Außerdem entsteht ein kleinerer Compute-Die, der dann mit höheren Ausbeuten hergestellt werden kann. Und drittens: Der selbe Compute-Die kann im Server-Bereich natürlich weiterhin mehrfach an den großen IO-Die angebunden werden. Ein Chiplet im Desktop würde also durchaus weiterhin Sinn machen. Aber klar, zwei noch kleinere Chiplets rechnen sich halt noch besser, aber für die Performance sind die halt nicht besser.

Apropos lahme IF-Verbindungen zum IO-Die: Mit den GPUs hat AMD gezeigt, dass auch durchaus schnellere IF-Verbindungen zum IO-Die möglich sind. Dafür wird 2.1D-Stacking mit fan-out redistribution layer (RDL) verwendet. Aber frag mich nicht, wie viel mehr das kostet als das aktuelle 2D-Packaging von den CPUs, aber wenn man damit etwas Cache sparen kann, kann es sich vielleicht rechnen.

https://www.techpowerup.com/forums/...he-economics-behind-chiplets-for-gpus.301071/

Und 80% sparsamer sind die Infinity Links in 2.1D in der GPU auch. Das wäre doch mal was für AM5+/AM6 mit Zen6?

Das ist auch so eine Sache. Ein einzelner Kern kann ja heute schon mit entsprechendem Takt gut und gerne 20+W versaufen. Hab jetzt keinen 7000er Zen4 Ryzen zur Hand, aber bei nem 5000er Zen3 7nm Core gehen gerne 22-24W bei 5GHz durch.
Es braucht also bei 2 Thread Load schon mehr Energie, wie der ganzen APU bereit steht, wenn der Takt hoch bleiben soll. -> hier setzt eben der "C" Core an, der Takt droppt eh recht deutlich bei steigener Belastung.

Danke für die Erfahrungswerte. Im mobile Segment also durchaus Sinnvoll. Im Desktop braucht man hingegen schon mehr "P-Cores", bevor man über "c-Cores" nachdenkt.