News AMD Ryzen 3000: Zen 2 mit 16 Kernen für Sockel AM4 als „ES“ im Umlauf

[Iceberg87]

Morgen alle zusammen.

Interessante Diskussion bezüglich der Cache-Thematik, habe mir das ganze mal zum Frühstück gegeben .

Bin zwar selbst auch nur ein Laie was diese Thematik betrifft, aber eines erscheint mir logisch: Ein zerstückelter L3-Cache (bei Zen2 4x16MB) kann IMHO niemals so effizient arbeiten als wenn es eben nur einen L3-Cache geben würde. Man kann das Problem sicherlich bis zu einem gewissen Grad umgehen, indem man Prozesse an einen CCX "festpinnt". Glaube, es gibt auch spezielle Programme die das bewerkstelligen können. Aber man kann es die Probleme halt nicht komplett eliminieren.

Von daher hatte ich ja gestern die Möglichkeit eingeworfen, ob es machbar wäre, mit einem L4-Cache den kompletten L3-Cache (aller CCX) zu spiegeln. Auch das wäre meinem Verständnis nach eine suboptimale Lösung würde aber die Latenzprobleme die durch die Intra-CCX-Kommunikation zwangsweise entstehen doch deutlich minimieren, oder?

So BTT und allen einen tollen Start in die neue Woche,

Ice

 

[Ozmog]

Am Ende ist es letztlich beides, die CPUs profitieren von besseren Latenzen UND von einem höheren Takt

Beweist aber rein garnichts in Richtung IF-Limitierung, immerhin ist da auch ein 3200er schneller als die 3466 und 3600. Es zeigt eine gewisse Limitierung Richtung Arbeitsspeicher, mehr nicht. Der IF-Takt ist da scheinbar wenig bis gar nicht einflussgebend...

 

[R1ng0]

@R1ng0 Wenn ich dich verstehe rechnest du an jedem Knoten im Baum die Ergebnisse aus die ein Folgethread dann benutzt um die nächste Stufe zu errechnen?

Nah, was ich meinte, ist folgendes:

1. Es werden z.B. 16 Threads gespawnt, die jeweils einen Teil des Baums unabhängig voneinander berechnen und danach aus dem Scope gehen.
2. Danach "benutzt" ein einzelner Thread den Baum und greift mal auf diesen oder jenen Teibaum zu.

Das sollte ein einfaches Beispiel sein, warum benötigte Daten im entfernten L3 liegen können. Andere Beispiele wurden ja auch schon gebracht, z.B. Context Switches zu anderen Kernen. Das wurde zwar offensichtlich von MS verbessert ist aber trotzdem unvermeidlich in real world Umgebungen und vielen Threads und/oder Prozessen.

Bzgl. der Laienschaft:
Das ist zwar richtig, dennoch sollte aber klar sein, dass die Zen Architektur den großen Vorteil hat, dass sie sich leicht skalieren läßt. Damit einher geht aber auch der Nachteil, dass es sich de fakto um mehrere Prozessoren auf einem Socket handelt und die Inter-Socket-Kommunikation schwieriger (d.h. langsamer) ist, als wenn es nur ein Prozessor und ein L3 wäre. Ist halt alles ein trade-off.

Wie gravierend das nun real ist, sei dahingestellt, offensichtlich schlagen sich die real existierenden Systeme ziemlich gut. In Anwendungen besser, in Spielen etwas schlechter.
Insofern erwarte ich "König in Anwendungen, Prinz in Spielen, Teil II", wenn auch auf höherem Niveau. Also eher "Prinzregent".
Dies umso mehr für die 12 und 16 Kerner, weil hier eine Threadripper-ähnliche Problematik hinzukommt, nämlich die Inter-Chiplet-Kommunikation, weswegen AMD anscheinend schon Maßnahmen zur Verbesserung in Form verschiedener NUMA-Modes ergrifffen hat. Für Spiele allein glaube ich nicht, dass sich diese CPUs lohnen werden.

Aber man wird sehen, ich bin schon sehr gespannt und werde auf jeden Fall zugreifen, wenn das P/L-Verhältnis stimmt, warte schon viel zu lange auf ein neues System.

 

[Ozmog]

mit einem L4-Cache den kompletten L3-Cache (aller CCX) zu spiegeln. Auch das wäre meinem Verständnis nach eine suboptimale Lösung würde aber die Latenzprobleme die durch die Intra-CCX-Kommunikation zwangsweise entstehen doch deutlich minimieren,

Der Zugriff auf den L4 dürfte aber nicht schneller sein, als über den L3 eines anderen CCX. Gehen wir von einem L4 im I/O-Chiplet aus und zwei Chiplets mit jeweils zwei CCX. Dann ist der Zugriff zum L4 schon mal langsamer, als der zum L3 des benachbarten CCX. Es wird vermutet, dass die beiden CCX auch direkt untereinander kommunizieren können, dann ist der Zugriff auf die L3s des anderen Dies auch nicht langsamer, als auf den L4. Ein Spiegeln bedeutet auch, dass ständig Bandbreite des IF belegt ist, und dass für diverse Daten, die nicht von anderen CCX abgerufen werden.
Ein L4 ist aber eine schöne Möglichkeit, um als zusätzliche Cacheebene zwischen L3 und Arbeitsspeicher diverse Operationen zu beschleunigen. Man kann eben die Kommunikation zum verhältnismäßig langsamen Arbeitsspeicher minimieren, da Daten in den L4 abgelegt werden können, statt auf dem Arbeitsspeicher und wieder zurück. Was teilweise höhere Taktraten und schärfere Timings bringen, sieht man ja an der RAM-OC-Comunity und auch an den von @xexex geposteten Diagramm. Der RAM limitiert schnell.
Ein L4 wäre ein Traum, ob es sowas geben wird, werden wir ja bald erfahren.

Ich verweise noch einmal auf meine Prognose:

Meine Prognose zu Matisse:
Die 16 Kerne sehen wir zum Release neben den 8-Kernern. 6 und 12 Kerne folgen einige Wochen später. Mit 4-Kernern würde ich nicht rechnen, der Part wird bis zum Erscheinen von Renoir von Picasso abgedeckt. Chiplets, die nur 4 aktive Kerne betreiben können, könnten eher in Epyc Verwendung finden und von den großen L3-Cache profitieren (32 Kerne mit der L3-Cachegröße des 64-Kerners).
Den maximalen Takt des 9900K wird man nicht ganz erreichen, durch IPC-Steigerung gleicht man es dann aber trotzdem so gut wie aus. In den meisten Anwendungen liegt AMD klar vorne, gerade wenn man 12 und 16 Kerne bieten kann. Bei Spielen liegt man ungefähr auf Augenhöhe, meist aber leicht unter Intel, was an den Latenzen liegen dürfte. Trotz diverser Verbesserungen in dieser Richtung, wird es AMD wohl nicht gelingen, die Latenzen von Intel zu erreichen, gerade weil man hier von Die zu Die kommunizieren muss.
Unterm Strich hat man dann aber die deutlich besseren Allrounder-CPUs bei AMD, marginal niedrigere Spieleperformance, eher mess- als spürbar, dafür aber mehr Power bei Multithreading und das alles bei besserer Effizienz.

Intels "Konter" mit einem 10-Kerner wird dagegen dann bei Anwendungen auch gegen AMDs 12-Enders weiter den Kürzeren ziehen, beim Maximalboost quetschen sie zwar noch das letzte Quäntchen raus, damit man auf dem Papier noch etwas besser da steht, das Übertaktungspotential schrumpft damit weiter. Die Spieleleistung wird auch nur Marginal angehoben, mehr als ein niedrigerer einstelliger Prozentsatz wird da nicht rum kommen. Bei Multithreading kann man aber dann nicht die Taktraten eines 12-Kern-AMDs halten, weil die Verlustleistung von 14nm höher ausfällt. Daher wird es Intel auch nicht gelingen, mit ihren 10-Kerner den 12-Kerner von AMD zu schlagen, wenn es um Last auf allen Kernen geht.

Wie gesagt: Das ist meine eigene Prognose und daher ist es eine Vermutung! Sie hat kein Anspruch auf Richtigkeit, noch sind irgendwelche Informationen bisher bestätigt.

Ich gehe nicht davon aus, dass die Latenzen gerade durch die Kommunikation zwischen den einzelnen Dice sich sonderlich verbessern, auch wenn es auf einem Die Verbesserungen gibt. Der richtige Umgang mit den Kernen ist da ausschlaggebend, denn innerhalb eines CCX sind sie sehr schnell, und dabei handelt es sich eben um vier Kerne, was vor zwei Jahren noch das Maß der Dinge war. Der Sheduler ist damit durchaus gefragt, mit der anderen Topologien von Zen und Zen2 richtig umzugehen, unnötige Tasksprünge jenseits eines CCX müssen minimiert werden.

 

[Ned Flanders]

Das sollte ein einfaches Beispiel sein, warum benötigte Daten im entfernten L3 liegen können.

Ich glaube ich verstehe jetzt dein Beispiel besser, auch wenn mir noch unklar ist warum Du dazu einen Baum gewählt hast, in dem es ja Abhängigkeiten gibt. Nichtsdestotrotz ist ein 'loss of scope' (Kern hop?) oder Context Switch ja immer ein Problem das es eigentlich zu vermeiden gilt (auch bei Systemen die einen übergreifenden Shared LL Cache haben). Warum Intel Systeme Threads wie wild herumreichen bleibt mir auch unklar, denn auch dort bedeutet ja ein Switch das mindestens ein Cache Miss stattfindet. Das kann also auch dort nur ein trade off gegen Hotspots sein (eventuell wegen der schlechten thermischen Lösung durch TIM?). In jedemfall halte ich es eigentlich für ausgeschlossen, das ein Cache Miss im L3 bei einem Ryzen Sys dazu führt, dass die CPU im distalen L3 sucht bevor es im RAM sucht. Das müsste ja in den allermeisten Fällen dazu führen, dass auch im distalen ein weiterer Miss dazu kommt bevor im RAM gesucht wird, denn die Wahrscheinlichkeit das ein distaler Kern die gleiche Aufgabe sehr zeitnah schonmal bearbeitet hat ist eigenentlich nicht vorhanden (weil aktiv durch den Scheduler vermieden).

Und wie du auch sehen kannst, ist der Performance Gain, durch einen höhereren Takt der IF bestenfalls marginal. Die Performance Zuwächse kommen fast ausschließlich durch den schnelleren Zugriff auf den RAM. Ich hab ja das Glück, dass ich bei meinem Sys den RAM Takt und die Timings sehr breit wählen kann. Performance Unterschiede bekomme ich zwar dramatische durch kurze Latenzen zum RAM; bei gleichen Latenzen aber unterschiedlichem Takt sehe ich aber wirklich so gut wie keine Unterschiede.

In anderen Worten, die größte Baustelle in AMDs Architektur seit Release von Zen1 ist die Sprungvorhersage. AMD hat zwar das Perceptron marketingseitig vollmundig als Ai Sprungvorhersage beworben, in Wirklichkeit ist das aber eher eine Altlast aus den PUMA Kernen wo es damals State of the Art implementiert wurde. Die Treffsicherheit des Perceptron liegt aber signifikant hinter dem von TAGE (bei mehr Flächenverbrauch übrigens) welches mittlerweile von Intel benutzt wird und so denke ich werden sie(sollte AMD nicht eine Möglichkeit gefunden haben Perceptron deutlich zu verbessern) auch auf TAGE wechseln. Das hätte vor allem auch den Vorteil, dass für Intel kompilierter Code auch auf AMD besser läuft, ohne Anpassungen (AMD Optimierungen) bringen zu müssen.

Natürlich stimmt es das AMDs Strategie zum wirtschaftlichen Skalieren von CPUs in Zeiten immer teurer werdender Fertigung einen Tradeoff hat. Aber zu sagen AMDs größte Baustelle ist das CCX Design ist schlicht falsch, denn der real existierende Performance Hit liegt selbst unter härtesten Bedingungen hier nur im sehr, sehr niedrigen Bereich (nachweislich).

In sofern erwarte ich für Zen2:

• verbesserte Sprungvorhersage (confirmed) (möglicherweise TAGE oder gar BATAGE) - (in dem Zusammenhang interessanter Tweet)
• größere Caches (confirmed)
• verschlechterte RAM Latenz (absehbar) (- möglicherweise trotzdem besser als bei Zen+ durch Optimierungen am IMC - das ist das große Fragezeichen)

--> In Summe eine verbesserte durchschnittliche IPC

Dazu kommt noch der ganze andere Kram wie

• verdoppelte FPU Leistung (confirmed)
• erheblich breiteres Frontend (confirmed)
• höherer Takt (confirmed)

Und ein Wort zum Schluss: Als Ryzen raus kam war genau die von Euch benutzte Argumentation das, was ausgehend von einem Review Artikel durch das Netz geschossen ist. Der High Latency Cross CCX ist der Grund warum AMD eine "Gaming Schwäche" habe. Schon das Creators Update hat den Scheduler angepasst und das Problem war real (von der Magnitude her) keines mehr. Trotzdem geistert bis heute durch die Foren, dass ein herumreichen von Threads über CCX Boundaries hinweg "eine Hauptbaustelle sei". Ist sie aber nicht, und das ist eben was mich persönlich nervt, denn es verhindert nur das man mal über die wirklich interessanten Baustellen reden kann. Die Leute lieben einfach simple Erklärungen, auch wenn sie garnicht (mehr) zutreffend sind.

Ob AMD jetzt in Games (ohne GraKa Limit) 5% vor oder hinter Intel liegt ist für mich auch garnicht entscheidend - aber auch überhaupt nicht absehbar. Dafür sind die Veränderungen an der Architektur/Takt einfach zu substantiell und die bisherigen Infos zu wenige. Ich würde aber vermuten, dass wir bei erheblich niedrigerem Energieeinsatz mindestens gleichwertige Performance bei mehr verfügbaren Kernen zum gleichen Preis bekommen.

Gruss,

Ned

P.S.:

Ein zerstückelter L3-Cache (bei Zen2 4x16MB) kann IMHO niemals so effizient arbeiten als wenn es eben nur einen L3-Cache geben würde.

Die Aussage ist zwar grundsätzlich richtig, allerdings ist der L3 bei Ryzen Systemen ein reiner Victim Cache in dem nur Daten Landen, die aus dem L2 gefallen sind, weil sie nicht mehr benötigt wurden und durch neue Daten überschrieben wurden. Im L3 liegen also ausschließlich Daten vor, die die Sprungvorhersage vorher in den L2 geladen hatte. Im distalen L3 sollten dieselben Daten nur dann vorliegen, wenn die Kerne des CCX0 am gleichen Prob rechnen wie die des CCX1. Dann und NUR DANN. !Cache ist nicht gleich Cache!

Das ist auch der Hauptvorteil von Shared Cache, die gleichen Daten beim Rechnen an geteilten Problemen müssen nicht 4x vorgehalten werden sondern nur 1x (reduziert die notwendige Größe des Caches - macht das ganze flächeneffizienter).

Wenn ein Thread jetzt von einem Kern auf CCX0 auf einen Kern in CCX1 wechselt, dann findet der Kern natürlich keine Daten vor. Dieses Szenario wird aber wie ich vorher gezeigt habe auf Ryzen Systemen aktiv vermieden. Wenn das sagen wir mal 1x in der Sekunde vorkäme (es kam nicht 1x in 40 min vor) wäre das auch völlig egal, weil die Zugriffszeit im Nanosekundenbereich liegt. Da muss schon ganz schön rumgeshuffelt werden bis das tragische Konsequenzen hat und genau das wird wie gesagt ja aktiv vermieden.

Jetzt hab ich aber wirklich alles zu dem Thema 3x gesagt und wer das jetzt anders sieht, darf das mit Gottes Segen auch gerne tun. Aber bitte keine Diskussion an mich gerichtet mehr warum die cross CCX IF ein Flaschenhals sei. Ich ignoriere das von hier an.

 

[aldaric]

Naja es gab von Gamers-Nexus ja zu Zen1 und zu Zen+ riesige Spiele-Benchmarks mit 30+ Games indenen verglichen wurde ob ein CCX besser performt als 2-CCX und der damit einhergehenden Inter-CCX Kommunikation.

Das Fazit des Tests war ja recht deutlich gewesen. Auch wenn ein Spiel nur 2 Kerne zu nutzen vermag, ist die Performance mit nur einem aktiven CCX nicht besser als mit 2 aktiven CCX, selbst wenn es zur Inter-CCX Kommunikation kommt.

Das es evtl. ein zwei Anwendungen gibt, die darauf eher "anspringen" und messbare Unterschiede liefern, mag ja durchaus sein.

Aber grade im Gaming-Bereich ist diese Problematik viel zu heiß gekocht, denn die angeblichen Nachteile der Inter-CCX Kommunikation wurden nicht gefunden.

 

[VelleX]

Auch Hardware Unboxed hatte das mal bei einen Test bestätigt. Ich glaube besonders bei langsameren RAM würde man einen unterschied sehen, aber da bei schnellem RAM auch die Latenz zwischen den CCX niedriger ist (wie auch PCPer aufgezeigt hat), gibts dort vielleicht keinen so großen Unterschied mehr.

EDIT: Ausserdem würde man bei einem CCX ja auch auf die hälfte des L3 Caches verzichten? Weiß natürlich nicht wie stark der L3 Cache bei Games genutzt wird.

 

[Lübke]

Das mag durchaus stimmen, aber auch AMD verkauft die 8 Kerne in 3 (4) verschiedenen Varianten und würden 70% aller produzierten Dies funktionierende 8 Kerne haben, würde man sich den 4C/6C Markt gleich sparen und die Preise für die 8C senken!

Die meistverkaufte CPU von AMD ist die 6C Variante, glaubst du wirklich AMD beschneidet bewusst 3/4 der eigenen funktionierenden Dies, um sie in diesem Markt zu platzieren? Ich kann es mir jedenfalls nicht vorstellen.

ja, weil alles andere wirtschaftlich unklug wäre. mal angenommen die hätten perfekte yields bei zen+ gehabt. dann könnten sie 8-kerner in allen preisklassen bringen und nur durch takt differenzieren, soweit so gut.
jetzt gehen bein zen+ viele user hin, kaufen sich den 60 € okta und übertakten ihn zum 350 € okta. aber das eigentliche problem kommt erst noch: 7nm ist dann nicht perfekt von den yields. was kaufen die leute dann wohl, den zen+ okta für 60 € oder den zen2 hex für 200 €?

es macht wirtschaftlich einfach keinen sinn, alles auszureizen und sich selbst konkurrenz für die höherpreisigen produkte und druck für die folgeprodukte zu machen.

es gab sempron 140 mit einem aktiven kern, die sich auf 6 kerne und vollem cache freischalten ließen. da war gar nix defekt, es waren nur nicht genug teildefekte dies verfügbar um die nachfrage nach semprons zu decken, aber dafür mehr dies verfügbar als sich als pII x6 verkaufen ließen.

 

[Hayda Ministral]

Aber eine Datenstruktur wie einen Baum maximal parallel zu berechnen macht doch Sinn oder?

Ja, macht es. Dafür nimmt man eine GPU :-)

 

[Taxxor]

mal angenommen die hätten perfekte yields bei zen+ gehabt. dann könnten sie 8-kerner in allen preisklassen bringen und nur durch takt differenzieren, soweit so gut.
jetzt gehen bein zen+ viele user hin, kaufen sich den 60 € okta und übertakten ihn zum 350 € okta.

Dann könnte man das übertakten sperren auf den günstigeren CPUs, nur wer kauft für 150€ einen 8C mit 2,5GHz?
Für Gaming kann man ihn direkt vergessen und auch in Multicore Anwendungen dürften Intels 6 Kerner dank dem Takt schneller sein.

 

[Iceberg87]

@Ozmog

Ich denke ich habs kapiert 😉. Macht ja auch nicht wirklich viel Sinn diesselben Daten im L3 und L4-Cache doppelt zu spiegeln. Kleiner Denkfehler meinerseits.

Ein L4 ist aber eine schöne Möglichkeit, um als zusätzliche Cacheebene zwischen L3 und Arbeitsspeicher diverse Operationen zu beschleunigen. Man kann eben die Kommunikation zum verhältnismäßig langsamen Arbeitsspeicher minimieren, da Daten in den L4 abgelegt werden können, statt auf dem Arbeitsspeicher und wieder zurück.

Verstehe: Sozusagen fungiert der L4-Cache in deinem Szenario als eine Art (Befehls-)Schnittstelle zwischen dem shared L3-Cache und dem RAM.

Wenn dem so wäre, dann bräuchte dieser hypotetische L4-Cache meinem Verständnis nach auch gar nicht allzu groß sein, oder?

@Ned Flanders

Vielen Dank für deine ausführliche Erklärung . Ich habe schon verstanden worauf du eigentlich hinauswolltest. Aber trotzdem: Das grundsätzliche Problem des shared-L3 Cache läßt sich ja dennoch nicht ganz aus dem Weg räumen. Auch wenn er flächeneffienter ist wie du richtigerweise sagst.

Oder wie kann man es sich sonst erklären, daß die Zen-Architektur bei hochparallelisierten Anwendungen äußerst effizient arbeitet und z. B. bei Spielen (oder aber auch Packprogrammen wie WinRar) relativ schlecht abschneidet? Das mag ja u. a. am Windows-Scheduler liegen, OK! Mit Linux ist das Problem geringer - aber dennoch immer noch vorhanden.

Aber gut, reden wir nicht mehr darüber 😉. Ich sehe es ja insgesamt ebenso wie du. AMD hat hier wirklich schon enorm viel Arbeit geleistet. Und insbesondere die IF2 dürfte etliche der bestehenden Probleme sehr stark abmildern.

Eigentlich ist es ohnehin Wahnsinn was AMD in der relativ kurzen Zeit seit Zen1 geleistet hat. Chiplet-Design entwickelt, doppelter L3, I/O-Chip usw. Irgendwie ist dieser Sprung sogar noch größer als seinerzeit vom K7 zum K8. Für ein so relativ kleines Unternehmen (im Vergleich zu Intel) ist das imho eine hervorragende Leistung 👍. Eigentlich beinahe unglaublich.

Aber jetzt ists gut: Warten wir doch erstmal die Computex und den Launch ab, dann wissen wir definiv genauers. Bis auf den maximalen Takt bin ich ingesamt gesehen recht positiv gestimmt was Zen2 betrifft 😆. Erwarte mir aber auch nicht zuviel.

Lg,

Ice

 

[Taxxor]

Eigentlich ist es ohnehin Wahnsinn was AMD in der relativ kurzen Zeit seit Zen1 geleistet hat. Chiplet-Design entwickelt, doppelter L3, I/O-Chip usw.

Du darfst davon ausgehen, dass diese Dinge schon entwickelt wurden, bevor Zen1 angekündigt wurde. Aktuell wird immerhin an Zen4 und Zen5 gearbeitet.

Ergänzung (13. Mai 2019)

Bis auf den maximalen Takt bin ich ingesamt gesehen recht positiv gestimmt was Zen2 betrifft 😆. Erwarte mir aber auch nicht zuviel.

Nachdem Paul von RegGamingTech die 5GHz quasi bestätigt hat, mache ich mir da keine Gedanken. Und wer weiß, vielleicht hat die ein oder andere CPU auch mal ein paar MHz mehr als die Liste der Dezember Leaks besagt hat.
Einen 8C mit 5GHz würde ich persönlich nämlich lieber sehen, als einen 12C.

Und es wurde auch schon gesagt, dass die Preise sich seit Dezember etwas geändert haben, also gehe ich mal weiterhin optimistisch von +25-50€(je nach Segment) auf die Preise der Liste aus.

Den Top 8C gäbs dann für 280€ und den Top 12C für 380€.

 

[Müritzer]

Am 27. Mai wird es für viele eine sehr kurze Nacht werden. Um 10 Uhr Ortszeit in Taipei, was 4 Uhr morgens unserer Zeit ist, werden wir alle hoffentlich schlauer sein was die neuen Ryzen angeht.

Dann geht die Keynote von AMD los, es gibt einen Livestream, entweder direkt bei AMD oder deren YT Kanal.

http://ir.amd.com/news-releases/news-release-details/amd-livestream-dr-lisa-su-computex-2019-keynote

Dann haben hoffentlich alle Spekulationen ein ende und wir wissen wie man die ganzen Leaks einordnen kann. Hoffentlich gibt es kein unerfreuliches Erwachen und es schlagen die Nachrichten wie eine Bombe ein, weil alle daneben lagen.

 

[Ned Flanders]

Hoffentlich gibt es kein unerfreuliches Erwachen und es schlagen die Nachrichten wie eine Bombe ein, weil alle daneben lagen.

Also bei der Erwartungshaltung die herrscht wird's wohl kaum eine positive Überraschung geben. Ich hab so einen Hype jedenfalls noch nicht erlebt.

 

[Taxxor]

Also bei der Erwartungshaltung die herrscht wird's wohl kaum eine positive Überraschung geben. Ich hab so einen Hype jedenfalls noch nicht erlebt.

Naja die meisten haben eine Erwartungshaltung, die immer noch ein gutes Stück unterhalb der Dezember Leaks liegt, also da könnte es schon eine positive Überraschung geben.

Jedoch könnte es eine böse Überraschung geben in der Hinsicht, dass man z.B. selbst mit dem 5GHz 12 Kerner den 9900K nicht in Spielen schlägt.

 

[aldaric]

@Taxxor

Was daran liegen könnte, dass es völlig Wurst ist ob man 8-Kerne oder 12 Kerne durch den Spiele-Benchmark laufen lässt. Man kann ja froh sein wenn die 8-Kerner recht anständig ausgelastet werden, wo aber der 12-Kerner dann noch Leistung gewinnen sollte ? Nicht mit den momentan erhältlichen Spielen.

 

[Taxxor]

wo aber der 12-Kerner dann noch Leistung gewinnen sollte ?

Indem er laut Leak mehr Takt besitzen wird als der 8 Kerner.

 

[aldaric]

Dafür könnte er unter anderem durch 2 CCX wieder einen Nachteil haben, womit der Takt nur dazu da ist, diesen auszugleichen.

Wem es nur um Spiele geht, sollte mit dem 8-Kerner das beste Paket kriegen.

 

[SKu]

Vorausgesetzt es wird überhaupt einen 12-Kerner geben, der 5Ghz Allcore mitmacht. AMD kocht auch nur mit Wasser und ein 12-Kerner mit 5Ghz Allcore dürfte nicht nur den Verbrauch in die Höhe treiben, sondern auch ähnlich zum 9900K wesentlich mehr von der Kühllösung abverlangen.

 

[aldaric]

Ich verstehe diesen Hype um diese 5 Ghz Marke sowieso nicht. Am Ende ist es doch relativ egal ob das Teil mit 4,7 All-Core läuft oder mit 5,0.