News AMD Zen 6 auf AM5: Nicht nur Ryzen-9000-Platine mit 64-MB-BIOS fit für Zen 6?

[Alesis]

Und noch Mal, wo willst Du mehr PCIe Lanes im Sockel unterbringen? Da ist kein Platz mehr.

AM5+?

 

[Deinorius]

Und dort kommt LPDDR6(x) in 192 Bit und ggf. 96 Bit.

Diese Aufteilung ist eigentlich interessant. 64-bit gibt es ja mit Mendocino, ist aber nicht gerade prickelnd. 96-bit mit LPDDR6 hingegen wäre mit 128-bit und LPDDR5 vielleicht vergleichbarer. Es würde eine bessere Basis für einen legitimen Mendocino-Nachfolger oder allgemein günstigere Modelle bieten. Ich mache mir nur Sorgen, dass diese Busbreite vielleicht zu sehr in Richtung Mainstream wandern könnte.

Wir können froh sein, wenn der nächste IOD mehr als ein Shrink ist.

Das muss ein neues Design sein, denn das Packaging wird völlig neu.

LP-Cores will ich im Desktop nicht und ich sehe auch keinen Vorteil.

Wenn du mit LP die Dense-Cores bei AMD meinst, die kommen früher oder später auf alle Fälle. Scheduler haben sich seit dem Alder Lake Release weiterentwickelt. Je nachdem, wie sich Zen6 und Zen6c unterscheiden werden - falls diese nicht allzu groß werden -, werden die Gründe dagegen immer weniger.

 

[ETI1120]

Wenn du mit LP die Dense-Cores bei AMD meinst, die kommen früher oder später auf alle Fälle.

LP Cores meint Low Power Cores. Die geistern seit September 2023 herum. Eigentlich sollten sie für Zen 5 kommen. aber sie wurden noch nicht gefunden.

LP Cores sollen dieselbe ISA, aber eine andere Microarchitektur haben. Damit hätten sie auch eine niedrigere IPC. Die Verwendung soll im Bereich unmittelbar über Idle sein. Der Haken an der Geschichte ist, wie es der Scheduler hinbekommen soll, diese Kerne richtig zu verwenden.

Je nachdem, wie sich Zen6 und Zen6c unterscheiden werden - falls diese nicht allzu groß werden -, werden die Gründe dagegen immer weniger.

Es gibt einige Hinweise, dass sich die Verwendung von Classic und Dense Cores verschiebt. Bei Zen 6 wird alles über 96 Kernen durch Dense Kerne realisiert.

Ein Interview vom Zen 5 Architektur Tag:

Tom's Hardware (TH): Wenn Sie sich die kompakten Zen 5c-Kerne ansehen, glauben Sie, dass sie nur in Umgebungen mit begrenzter Leistungsaufnahme [Mobilgeräte] zum Einsatz kommen können? Könnten Sie sich vorstellen, dass sie auch in Desktop-PCs zum Einsatz kommen, bei denen die Leistungsaufnahme keine Rolle spielt?

Mike Clark (MC): \[...]Wenn wir die kompakten Kerne weiterhin so bauen, wie wir es besprochen haben – was wir meiner Meinung nach auch tun werden; ich weiß nicht, warum ich das etwas theoretischer formuliert habe –, besteht die Schwierigkeit darin, den richtigen Frequenzpunkt zu finden, damit ein Gleichgewicht mit der Anzahl der Kerne hergestellt wird, die Sie einsetzen möchten. Aber nehmen wir einmal an, Sie sind darin wirklich gut, dann gibt es keinen Grund, keinen kompakten Kern in einen Desktop einzubauen.

Ob es nun darum geht, dass wir dem Kunden bei einer bestimmten Kernanzahl die gleiche Leistung bieten und dabei kostengünstiger sind, weil weniger Fläche benötigt wird, oder dass wir aufgrund der kompakten Kerne noch mehr Kerne auf einem Desktop unterbringen können. Und wir konnten sie [die Performancekerne] ohnehin nicht nutzen, weil sie bei so vielen Kernen durch die TDP eingeschränkt waren, also hätte man genauso gut einen kompakten Kern verwenden können. Ich denke, wenn wir mehr Erfahrung mit Windows sammeln und sehen, dass die Planung funktioniert, werden wir bei Desktops kompakte Kerne verwenden, um sowohl mehr Kerne zu erhalten als auch kostengünstiger zu sein. Denn es ist verschwendete Fläche [für Performancekerne], da wir nicht alles mit einer Frequenz von 5,7 GHz betreiben können.

IMO ist die Frage nur: schon in Zen 6 oder erst in Zen 7. So ein 10950XT mit 12+32 Kernen hätte schon was. Die Frage ist, passt das Zen 6 dense CCD ins AM5-Package?

Ich denke bei AMD hat ein massive Umdenken eingesetzt, was die Performancekerne anbelangt.

Tom's Hardware (TH): Wenn Sie sich den Standardkern ansehen und ihn verkleinern, dabei aber die Leistungsfähigkeit genau anpassen, damit keine Probleme mit Thread-Abhängigkeiten auftreten, wie erreichen Sie das? Dichter angeordnete Bibliotheken, geringerer Abstand?

Mike Clark (MC): Es ist eher Letzteres – die Bibliothek ist dieselbe. \[..] Es gibt eine Art logische Blöcke und sogar Unterblöcke, aber um die hohe Frequenz in bestimmten kritischen Geschwindigkeitspads zu erreichen, müssen wir das Design in kleine Teile zerlegen, die wir dann individuell bearbeiten. Aber letztendlich ist es ein Rechteck; die Elemente sind weiter voneinander entfernt, als sie sein müssten, es gibt Leerraum, und das alles dient dazu, diese hohe Frequenz zu erreichen. Aber dann sagen wir: „Okay, gut, senken wir die maximale Frequenz.“ Dann können wir Blöcke miteinander kombinieren; wir müssen nicht so viel anpassen, und das Design kann kleiner werden. Es ist jetzt einfach von Natur aus kleiner, weil wir den Platz besser ausnutzen. Als es größer war, gab es zusätzliche Logik für Repeater und ähnliches, es gab Pufferung, und all das wird nun entfernt.

Es ist erstaunlich, wie sehr man den Kern bei jedem beliebigen Ziel verkleinern kann, um dann eine Menge Fläche und Power zu gewinnen, um das Beste herauszuholen. Das lag wirklich nur daran, was wir tun mussten, um diese hohe Frequenz zu erreichen. Nun könnte man sagen: „Warum seid ihr nicht besser darin, diese kleinen Bündel auszuwählen?“ Aber das machen wir schon seit Jahren, und wir können die kleineren Blöcke nicht perfektionieren. Das liegt einfach in der Natur des Designs.

Dazu passt auch eine Folie die MLID im Frühjahr gezeigt hat und die Entwicklungsstrategie für CPU Kerne ab Zen 7 darstellen soll.

Performancekerne werden IMO nicht mehr der Standardkern sein. Diese Rolle wird der Dense Kern einnehmen. Der Performance Kern wird speziell für Anwendungen getunt, die sehr hohe Frequenzen benötigen, Desktop, Workstation und einige Segmente im Servermarkt bei denen Frequenz wichtiger als Anzahl der Kerne ist.

 

[RKCPU]

AM5+?

Genau, am Markt 2026/27/28.

AMD wird in dem Zeitraum weiter Zen 5 im N4 fertigen, gerade für Server.

IOD in N3 bei deutlich mehr CU, aber im Mainstream N4c.

Bedarf Desktop, wie (jeweils plus 2x Zen LP):

• 24-Core Zen 6
• 20-Core Zen 6
• 16-Core Zen 6 X3D
• 12-Core Zen 6 X3D
• 10-Core Zen 6 & X3D
• 8-Core Zen 5
• 6-Core Zen 5

Gerade die Zen 5 wären via Zen LP besser positioniert gegen Intel, incl. AI Units.
Auch ist dieser Markt viel größer in Stückzahlen als z.B. ein 10-Core Zen 6 X3D.

 

[Alesis]

Vielleicht kommt mit Zen 6 und AM5 nur 2 Versionen 12 + 12 und 10 + 10. Bei 8 + 8 müssten ja schon 4 Kerne vom 12 Kerne Chip deaktiviert/kaputt sein. 6 + 6 wird es nicht mehr geben. Also 8 Kerne wären schon ein großer Verlust in Masse bei einem 12 Kerne Chip und 6 Kerne wird es wohl auch nicht mehr geben.
Gorgon für AM5 mit Zen 5 wird auch kein Highlight sein. Phoenix ist jetzt schon langweilig, vor allem diese F nutzlos Teile.

@RKCPU
Ich denke, dass es nur noch 2 X3D Zen 6 geben wird auf AM5, 12 und 10 Kerne. Oder mit AM5+ 12 Zen 6 + 5c oder 6c Kerne.
Oh je, man kann sich ja in Spekulationen verlieren. Vielleicht noch ein 3nm/2nm mischmasch.

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[RKCPU]

@Alesis
AMD hat beim 12-Core teurer Fertigung, das ist 10-fach Core schon stark genug deaktiviert.

Daher auch meine Idee dass Zen 5 Chiplet mit neuer IOD zu kombinieren und jene dann 3 Jahre zu fertigen

Die N3 IOD wäre zusätzlich und schon so entwickelt, dass ein zweiter Chip für AM6 verfügbar wird. Da wäre Zieldatum Mitte 2027, also noch für Zen 6 in N2. Zen 7 in 1,4 nm wäre erst Mitte 2028 realistisch.

 

[Alesis]

@RKCPU
Wie soll dann ein 16 Kerne Zen 6 X3D realisiert werden in deinem Beispiel?

 

[RKCPU]

@alexis
Bei den teuren CPU's kann AMD auch 2* 12er Core nehmen,
dabei nur 1* mit 3D Cache unterlegen ... also wie heute beim 1-Core Zen 5

Ob ein 20-Core Zen die Zielgruppe Gamer trifft halte ich für fraglich.
Der 12-Core X§D schon mehr.

 

[Alesis]

@RKCPU
Ja, das sehe ich auch so. Aber was ist dann ein 16-Core Zen 6 X3D bei dir?

 

[RKCPU]

@alexis
2× 12-Core Chiplet,
Je nur 8 Cores aktiv
Dazu nur ein Chiplet mit X3D Cache.

 

[Jan]

Artikel-Update: Leaker HXL geht davon aus, dass auch AM5-Mainboards mit 32-Megabyte-BIOS Zen-6-CPUs unterstützen werden und dafür keine älteren (Zen-4-)Prozessoren gestrichen werden müssen.

[Embed: Zum Betrachten bitte den Artikel aufrufen.]​

 

[Hardy_1916]

Wäre ja schön wenn ich mein Crosshair X670E dann auch weiter nutzen könnte, allerdings reicht der 7950X3D noch locker.

 

[Tigerfox]

Es ist ein Werbe-Gag. Die 64 MB sollen die Zukunfstsicherheit unterstreichen. Man nimmt ein paar Cent in die Hand und reklamiert Zukunftssicherheit für das Board.

Und dass jetzt alle mit Zukunftssicherheit kommen, ist IMO mit AMD abgestimmt.

Natürlich ist das ein Werbegag, aber das Argument Zukunftssicherheit haben wir bisher nur explizit in der Asus-Folie gesehen, und auch nur eventuell, da ich bisher keine Übersetzung gesehen habe. Bei Gigabyte und MSI ist der größere BIOS-Baustein für neue Spielereien und hinterlegte Treiber.

Wie kommst Du darauf? Eigentlich ist das nur wieder peinlich, dass man, nachdem die 800er-Chipsätze sowieso quasi nur ein Refresh sind, zur Halbzeit zwischen Zen5 und 6 nochmal neue 800er-Boards als Refresh mit größerem BIOS und dadurch neuen Features auflegt, weil man sonst nichts mehr verkauft.

Es ist verringert die Marge und ist eine zusätzliche Fehlerquelle. Wo ist der Nutzen für die Boardhersteller?

Das kannst Du bei vielen Features fragen. Der Nutzen ist das Verkaufsargument. Man kann kaputtgeflashte Bausteine einfach ersetzen und eben solche Fallen wie damals bei 16MB auf AM4 vermeiden.

Was die Anzahl der IO-Funktionen anbelangt kann nicht viel dazukommen. Hier limitiert der Sockel.

Allenfalls könnte AMD einen USB4 Host in den IOD setzen. Der würde dann auf den bisherigen Boards zu USB 3.2 Ports werden. Wäre allerdings ein tolles Alleinstellungsmerkmal für neue Boards, ...

Ja, stimmt leider alles. Ich fand es echt ärgerlich, das kein einziges 800er-Board USB4 von der CPU unterstützt, nachdem Gigabyte spät nach dem ursprünglichen AM5-Release wenigstens ein 600er-Board mit USB4 von der Phoenix-CPU nachgelegt hat.

Dass AMD bei Ryzen Zen 6 auf Advanced Packaging gehen wird, ist allgemeiner Konsens. Damit ergibt sich der Wechsel von IFoP zu IF advanced Package (aka Sea of Wires).

Außerdem hat niemand etwas gegen RDNA 3.5 (aktuellere De und En-Coder) oder gegen einen aktualisierten Speicherkontroller.

Ok, so tief stecke ich nicht in der Materie drin. Wodurch wird das nötig und wie sieht das aus?

Klar, RDNA3.5 ist nett, aber bei den CPUs nicht so wichtig.

Auch Qlympic Ridge wird wieder als Notebook Chip verwendet. Für diese Anwendung wären LP Cores sehr von Vorteil.

Warum?

Da Intel die 10 nm Fertigung aber ewig nicht auf die Reihe bekommen hat, haben sie mit Coffee Lake eine separate Architektur mit 14 nm als "Zwischenlösung" entwickelt. Denn eine für 10 nm entwickelte Architektur (Ice Lake) einfach in 14 nm fertigen funktioniert halt nicht.

Das stimmt nicht ganz. Coffe Lake war keine neue Architektur, sondern im Prinzip nur ein neues Stepping von Skylake/Kaby Lake mit mehr Kernen, Fehlerkorrekturen und den üblichen Verbesserungen an Takt und Speichercontroller, ebenso Comet Lake, hier nur mit neuem Sockel (völlig sinnlos). Und dann hat man doch "einfach" (natürlich mit Aufwand) Ice Lake bzw. Tiger Lake in 10nm auf 14nm portiert, das Ergebnis heisst Rocket Lake, die IPC-Verbesserung ggü. Comet Lake kann sich heute mehr als früher sehen lassen.

AM5+

Hört endlich auf damit. AM2+ und AM3+ gab es jeweils nur, um eine völlig neue Architektur (besser) auf einem alten Sockel zu unterstützen, K10 und Bulldozer. Es macht überhaupt keinen Sinn für AMD, für eine Generation nochmal einen neuen Sockel aufzulegen, nur um mehr PCIe-Lanes zu haben. AM5 kann USB4 sowie CAMM2 und CUDIMM unterstützen, das hängt nur vom IOD ab, ebenso neuere HDMI und DP-Standards und theoretisch sogar PCIe6.0, alles natürlich nur mit neuen Boards.
Nur für mehr PCIe-Lanes bräuchte man einen neuen Sockel, dann aber mit mehr Pins, so das keine Rückwärtskompatiblität gegeben wäre und AMD Versprechen bräche.

Das muss ein neues Design sein, denn das Packaging wird völlig neu.

Wieso und wie?

Wenn du mit LP die Dense-Cores bei AMD meinst, die kommen früher oder später auf alle Fälle.

Ich habe nur durch Gerüchte über den neuen IOD von LP-Cores gehört und stelle mir da soetwas wie bei Intel oder ARM/Qualcomm vor, also durchaus architektonisch simplere, deutlich kleinere, sparsamere und langsamere Cores.
Bei AMD sind die Denso-Cores ja technisch fast identisch zu den normalen cores, nur anders gepackt und mit der gleichen Menge L3-Cache für doppelt soviele Cores und niedrigerem Takt. Bei Intel hab ich nun in den Artikeln zu Panther Laker gelesen, dass die LP-Cores ebenso wie die E-Cores auf Darkmont basieren und nur deutlich niedriger takten.

falls diese nicht allzu groß werden -, werden die Gründe dagegen immer weniger.

Ich sehe den Nutzen im Desktop nicht, so wie ich ihn auch bei Intel nicht sehe. Spiele profitieren davon nicht, die allermeisten einfachen Anwendungen auch nicht, nur solche, die wirklich viele Kerne nutzen können,

LP Cores sollen dieselbe ISA, aber eine andere Microarchitektur haben.

ISA?

Also 8 Kerne wären schon ein großer Verlust in Masse bei einem 12 Kerne Chip und 6 Kerne wird es wohl auch nicht mehr geben.

Würde man meinen, aber guck dir im mobilen Bereich und bei den Servern an, was es da an Verschnitt gibt: Obwohl man mit Zen3 auf 8 Cores pro CCD erhöht hat, gibt es Cezanne, Barcelo(-R) und Rembrandt-R stets mit 4 Cores, Barcelo-R sogar mit 2 (5125C), wobei die IGP bei Rembrandt-R auch auf bis zu 33% reduziert oder ganz deaktivertwird. Tlw. gibt es die auch für AM4. Bei Phoenix, Hawk Point(-R) und Strix Point hat man dafür Phoenix2/Hawk Point2 und Krakan Point(2) eingeführt.

Bei Epyc 7003 und 7004 gibt es Konfigurationen mit 8 CCD mit je nur 1, 2 oder 3 aktiven Cores und ebenso mit 2 oder 4 CCDs mit nur 4 aktiven Cores, bei 7005 sogar 16 CCD mit je nur 1 aktiven Core.
Strix Halo wird auch von 16 Cores und 40CUs auf bis zu 6 Cores und 16CUs mehr als halbiert.

Phoenix ist jetzt schon langweilig, vor allem diese F nutzlos Teile.

Aber die sind doch so toll, um Speicher-OC-Rekorde zu erreichen!

Ich denke, dass es nur noch 2 X3D Zen 6 geben wird auf AM5, 12 und 10 Kerne. Oder mit AM5+ 12 Zen 6 + 5c oder 6c Kerne.

Wie um alles in der Welt kommst Du darauf? Wieso sollte es keinen 24-Kerne mehr mit X3D geben? Vollausbau, also 12c X3D und 24c X3D sind gesetzt, die Frage ist, ob bei letzterem mit 1x oder 2x X3D und, ob es dann noch 10c und 20c mit X3D geben wird, da der 7600X3D ja spät kam, es immernoch keinen 9600X3D gibt und 7900X3D und 9900X3D einen schweren Stand haben.

@Jan : Das hat 3DC schon gestern in seine ursprünglich Meldung eingebaut und es kann für logisch denkende Menschen auch gar nicht anders sein. Ich meine immernoch, dass ihr durch die erste Hälfte dieses Artikels unnötig Panik geschürt habt.

 

[nighteeeeey]

Leaker HXL geht davon aus, dass auch AM5-Mainboards mit 32-Megabyte-BIOS Zen-6-CPUs unterstützen werden und dafür keine älteren (Zen-4-)Prozessoren gestrichen werden müssen.

Both 32MB and 64MB variants of the 600-800 series AM5 motherboards support Zen 6.

Cool. Danke fürs Nachfragen.

allerdings reicht der 7950X3D noch locker.

Ich sitz noch auf dem non X3D aber ich zocke im Moment auch nichts und jedes mal wenn ich was neues zocken will, kommen bald neue CPUs und umgekehrt. Es ist nie der richtige Zeitpunkt upzugraden. Vllt dann ja ein 10800X3D. 😍🤤

 

[mibbio]

Das stimmt nicht ganz. Coffe Lake war keine neue Architektur, sondern im Prinzip nur ein neues Stepping von Skylake/Kaby Lake mit mehr Kernen, Fehlerkorrekturen und den üblichen Verbesserungen an Takt und Speichercontroller

Ja, aber war halt nicht eingeplanter, zusätzliche Aufwand. Denn für Ice Lake konnte man nicht einfach auf 14 statt 10 nm setzen, weil die Architektur nun mal für 10 nm entwickelt wurde. Entsprechend hat man notgedrungen als Lückenfüller eine vorhandene 14 nm Architektur genommen und etwas aufpoliert.

Ergänzung (12. Oktober 2025)

ISA?

Steht für Instruction Set Architecture, also das Gesamtpaket der von der CPU bzw. den Kernen unterstützten Befehlssätze.

Bei den P- und E-Cores von Intel haben die Kerne eine leicht unterschiedliche ISA (die P-Cores bieten bspw. HT und AVX-Befehlssatz, die E-Cores nicht) und im Gegensatz dazu haben Zen 4 und Zen 4c bzw. Zen 5 und Zen 5c jeweils eine identische ISA und die C-Kerne haben nur weniger Performance (geringerer Maximaltakt).

 

[HOT]

Was für eine unsinnige Spekulation von CB. Die 32MB im jetzigen AM5 sind nicht mal ansatzweise aufgebraucht... Die verbauen die 64MB, weil dort die eigene Software für Windows mit hinterlegt werden kann. Man braucht halt keinen externen Datenträger und kein Download, das ist übrigens genau das womit auch Gigabyte mit seiner X3D-Serie wirbt, die haben auch 64MB BIOS-Chips.

 

[Tigerfox]

@mibbio : Das erinnerst Du glaub ich falsch.

Kaby Lake kam auf S.1151v1 und im mobilen Bereich im Januar 2017, im März kam die erste Generation Ryzen für AM4, Coffe Lake kam dann als Reaktion auf S.1151v2 im Oktober 2017.
Im mobilen Bereich kam schon im August 2017 mir Kaby Lake-R eine Verdopplung der Kerne bei den meisten 15W-CPUs, bevor Ryzen mit Raven Ridge (2000U) im mobilen Bereich einzog. Darauf reagierte Intel in schneller Folge mit Coffe Lake-U und -H (April 2018) und Whiskey Lake-U (August 2018).

Ursprünglich sollte Cannon Lake die erste 10nm-CPU werden, ein einfacher Shrink, man ging AFAIR auch noch zur Veröffentlichung von Kaby Lake davon aus, dass Cannon Lake irgendwann für S.1151 erscheinen würde. Ich meine, dass Cannon-Lake sogar mal als Nachfolger von Skylake gedacht war und man bei Kaby Lake erst nur von einem Lückenfüller wegen der Verzögerung ausging. Es wurde dann im Mai 2018 auch noch eine Cannon Lake-U CPU veröffentlicht, aber als i3 mit 2 Kernen und defekter IGP. Deshalb mussten die diversen Iterationen von Skylake einspringen.

10nm kam dann im August 2019 mit Ivy Bridge im mobilen Bereich, aber immer noch mit niedrigen Taktraten und deshalb kurz nach Comet Lake-U und Coffe Lake-H im April mit teils identischer Positionierung.
Im Desktop wurde Coffe Lake-R von Oktober 2018 erst im April 2020 von Comet Lake abgelöst, trotz neuem Sockel eigentlich immernoch nur ein neues Stepping mit mehr Kernen.

Und ich meine, dass Rocket Lake von März 2021 eine Rückportierung von 10nm nach 14nm war, aber tatsächlich von Ice Lake von August 2019 statt von Tiger Lake von September 2020, wie ich jetzt am L2-Cache gesehen habe (512KB pro Core statt 1.25MB). Das hätte man im Nachhinein auch sein lassen können, Der i9-11900K taktet 200MHz langsamer bei 125W TDP als der i9-11980HK bei 65W, was der Cache allein sicher aufgewogen hätte. Der IO-Teil ist fast identisch, es fehlt lediglich TB4.

 

[3faltigkeit]

Na mal schauen, wo die AM5 Reise noch hin geht. Ich hoffe irgendwann nochmal auf ein APU Upgrade für meinen 8700G.

 

[Tigerfox]

@3faltigkeit : Mit Sicherheit, aber ich verstehe den Sinn dieser APU im Desktop nicht. Selbst ITX-Boards haben alle einen x16-Slot und sobald eine flache Doppelslot-Grafikkarte reinpasst, bist Du mit allem ab RX 6500XT oder GeForce 4060/5050 und 7500F deutlich flotter unterwegs, und kannst dabei den billigsten DDR5 statt teurem OC-Speicher nehmen.

Nur eine RX 6400 dürfte mit 7500F langsamer oder gleichschnell wie ein 8700G sein - aber nur mit schnellem Speicher beim 8700G!

 

[Alesis]

gibt es Cezanne, Barcelo(-R) und Rembrandt-R stets mit 4 Cores, Barcelo-R sogar mit 2 (5125C

Hör du lieber damit auf, monolithische CPUs mit Chiplets zu gleich zu setzen.