News Für Threadripper & Epyc: AMD und Microsoft arbeiten weiter am Windows-Scheduler

[Hamburg]

Deshalb wird es für mich wohl auch ein Ryzen 3000 mit 8 Kernen und höherem Takt bei niedrigerem Preis, als ein 12 Kerner.

 

[fox40phil]

Wobei der Unterschied zwischen AMD und Intel in Adobe Anwendungen nicht "gravierend" ist. Du kannst hier sehen was schneller RAM auf AMD Ryzen Systemen bewirkt. (Punkt 10 und 16)

Der Photoshop Benchmark unter 16 steht im Vergleich zum Pugetsystem Referenz System mit 64gb RAM, 9900k und RTX 2080. = 1000 Punkte

Der 2700x hinkt da nicht sonderlich hinterher.

Man darf halt beim System Design nicht an allen Ecken Sparen, sondern das Gesparte an der CPU sollte in vernünftigen RAM investiert werden. Das ist am Ende immernoch erheblich billiger.

Ah sehr cool! Danke für den Hinweis und die Links. Ich kannte alte Pugetsystem Benches mit Threadripper etc.
Da habe ich mich immer gefragt, ob es beim TR auch die gleichen Steigerungen gibt mit CL14 Ram? Vor allem bei vollen Bänken im dual vs single Modus/Ram. Bisher konnte ich dazu nicht viele Infos bzw. Berichte und Benches finden.
Sry für OffTopic!

 

[computerbase107]

ANANDTECH hat hierzu einen interessanten Artikel mit Kommentaren schon am 14.1.2019 veröffentlicht.

https://www.anandtech.com/show/1385...eadripper-2-performance-and-windows-scheduler

 

[dammit_horst]

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[updater14]

Man muss ja auch beachten, dass diese Konfiguration mit mehreren Chiplets auf einem Package relativ neu ist. Das ist ja fast ein Multi-Socket-System, nur auf einem Package.

ich weiß, was nun kommt ist in gewisser Weise Äpfel mit Birnen, aber so ganz kann ich das einfach nicht stehen lassen.
Erinnern wir uns ein paar Jahre zurück, was Intel derweil an AMD rummeckert hat man früher selbst gemacht.
Einfach mal den Aufbau eines Core2Quad ansehen.

@Topic
Für meine Begriffe dauert das bei Microsoft viel zu lang, kann mir niemand erzählen dass das nicht schon vor dem Release von Ryzen, Threadripper und Co. bekannt gewesen wäre.
Ich hoffe nur Microsoft besinnt sich und wird dies auch für vergangene Systeme (Server 2012 R2 oder 2016) noch umsetzen.

@Handbremse bei TR/Epyc
So lang Benchmarkprogramme und Systeme auf den Marktführer optimiert werden, wird sich AMD da schwer tun.

 

[Krautmaster]

das glaube ich weniger , ein I/O Die , ein IMC der alle Memory Channel selbst verwaltet egal ob 2 / 4 oder 8 , da gibt es kein UMA/NUMA bzw ist diese Unterscheidung überflüssig .

das meinte ich. Man muss fast jede AMD CPU anders behandeln. Sei es Bulldozer mit Modulen, Jaguar, Ryzen mit einer Die, TR mit 4 Die, TR mit 2+2 Die ^^
Und wenn Zen 2 mit den IO Die kommt muss man diese eigentlich wieder wie ein Single Die Ryzen behandeln, sollte man meinen. Jedenfalls nicht wie TR.

 

[werpu]

Und auch das Video dazu:

https://level1techs.com/video/2990wx-threadripper-performance-regression-fixed-windows-threadripper


Das hat nichts mit Intel zu tun sondern schlichtweg damit, dass es bisher keine CPUs mit sovielen Kernen gab. Bedenke dass hier eine CPU mehr Kerne hat als Dual-Socket Systeme vorher.
Linux ist bedingt durch den Einsatz in Rechenzentren schon seit langem auf mehr Kerne und mehr Sockel ausgelegt gewesen.

Doch es gab sie, halt nicht in der Intel Welt.

 

[MK one]

das meinte ich. Man muss fast jede AMD CPU anders behandeln. Sei es Bulldozer mit Modulen, Jaguar, Ryzen mit einer Die, TR mit 4 Die, TR mit 2+2 Die ^^
Und wenn Zen 2 mit den IO Die kommt muss man diese eigentlich wieder wie ein Single Die Ryzen behandeln, sollte man meinen. Jedenfalls nicht wie TR.

Als hätte Microsoft AMD jemals besonders behandelt .... , es treten nur deshalb Mängel zutage weil AMD öfters mal was neues versucht während die Intel Architektur Asbach Uralt ist ..., die Core Archtektur geht bis 2008 zurück bis zum Core Duo , wir sprechen uns wieder falls Intel bis 2021 tatsächlich mal was Neues auf die Beine stellen kann ....
Unter Linux funktionierte der 2990 auf Anhieb , warum ? Klar , weil Microdoof nicht beteiligt war ....

 

[Krautmaster]

klar haben sie das.

Was das OS Handling angeht sind die Intel CPU quasi alle tupfen gleich, bei AMD ist es schon wirklich ne Kunst für sich. Das bringt AMDs Ansatz und Experimentierfreudigkeit (zb Module) so mit sich. Alles ein Für und Wider.

 

[cbtestarossa]

Naja dauert halt noch ein wenig. Wie siehts da bei Linux aus?

 

[ghecko]

Naja dauert halt noch ein wenig. Wie siehts da bei Linux aus?

https://www.phoronix.com/scan.php?page=article&item=windows-server-2990wx&num=1
https://www.phoronix.com/scan.php?page=article&item=windows2019-linux-bsd&num=1
https://www.phoronix.com/scan.php?page=article&item=2990wx-linwin-scale&num=1

 

[Trochaion]

Für die neuen Zen 2 Threadripper wird es nichts bringen, die haben ja UMA über den IO die. Dürfte wesentlich flotter sein.

 

[Botcruscher]

Oder langsamer für alle. Der ganze IO Chiplet dürfte eh das Spannendste an Zen2 werden. Gerade bei Spielen könnte das richtig lustig werden.

 

[aldaric]

Würde das Teil solch einen erheblichen Nachteil bringen, hätte man ihn wohl nicht eingeführt.

 

[Botcruscher]

Der Hauptgrund ist schlicht wirtschaftlicher Natur. Zwo 7nm Chips und ein oller 14nm IO sind eben deutlich billiger als ein großer Chip. Wie hoch der Preis dafür war wird sich zeigen. Ich tippe wie gesagt auf die schon heute sehr auffälligen Kandidaten im Spielebereich. Aber schön, dass auch hier Failga noch sein gutes hat. Womöglich sehen wir bald auch endlich ein Ende von gesokeltem RAM. 8GB L4 low Latcency HBM wären sicher was lustiges.

 

[aldaric]

Wirtschaftlicher Natur würde nichts bringen, wenn am Ende eine CPU rauskommt die nicht in allen Bereichen zulegen könnte.

Viele vergessen das mit dem IO Die auch ein Problem behoben wird, unterschiedliche Latenzen bei verschiedenen Kernen. Hier wird man eine einheitliche Latenz erreichen, die mag vll. höher als vorher CCX intern sein, aber wohl eher noch immer geringer als über die CCX hinweg. AMD sprach auf den Folien nicht umsonst von Latenzverbesserungen.

 

[Baal Netbeck]

höher als vorher CCX intern sein, aber wohl eher noch immer geringer als über die CCX hinweg.

Da wird sich noch zeigen, wie die Chiplets intern aufgebaut sind....sind es weiterhin zwei CCX mit je 4 Kernen?
Gibt es eine direkte Verbindung zum IO Die oder wie gehabt eine IF Verbindung.... aufgrund der Modularität gehe ich von einer IF Verbindung aus.

Ich denke die Ram latenz war bei Ryzen immer schon gleich für alle Kerne....nur zwischen den Kernen eben nicht....ich bin echt gespannt, wie es am Ende sein wird.

 

[ShadowDragon]

Genau das kritisiere ich ja. Nur, weil ein paar Zeilen geändert wurden, sollen gleich die ganzen Pakete separat installiert werden? Das ist doch sinnlos. Wie wäre es mal mit einer Abwärtskompatibilität für solche Änderungen?

Schön wäre es in der Tat... Leider ist mir aber nicht bekannt das so etwas zurzeit in C oder C++ (welches Windows und deren Apis nutzen) möglich ist. (Man weiß ja nie was der Compiler mit dem Code anstellt XD )
Man könnte natürlich Versionsnummern im Code verwenden und dann einfach überprüfen welche Version denn übergeben wurde vom entsprechenden Game... Aber dies ist bei weitem nicht optimal.

 

[chithanh]

sind es weiterhin zwei CCX mit je 4 Kernen?

Das wird allgemein angenommen und deckt sich mit bislang verfügbaren Informationen (Cache-Organisation aus dem Sisoft Sandra Epyc Leak), aber eine direkte Bestätigung von AMD gibt es dafür nicht.

 

[Wadenbeisser]

Microsoft ist Numa also seit Jahren bekannt, sowohl in einem, als auch in mehreren Packages. Ungewohnt war nur die Art wie AMD die Chips aufgebaut hat. Bei Intel war die Sache immer eindeutig, entweder hat die Last möglichst auf einem Socket zu hängen (Multisocket) oder man hatte 2-4 Numa Nodes in einem Chip, die sehr homogen an den Speicher angebunden waren (Phi).

Was soll daran ungewöhnlich sein?
Die Kreuzverbindung von 4 DIE ist eher typisch für ein 4 CPU System, sowohl bei AMD als auch bei Intel, und die Speicheranbindung hängt von der Bestückung ab.

Ergänzung (17. Januar 2019)

das glaube ich weniger , ein I/O Die , ein IMC der alle Memory Channel selbst verwaltet egal ob 2 / 4 oder 8 , da gibt es kein UMA/NUMA bzw ist diese Unterscheidung überflüssig .

Bisher sieht es zumindest so aus als bräuchte jedes Chiplet einen Ram Kanal = 8 Chiplets = 8 Kanäle = EPYC Rome . Deswegen sehe ich die 2 Chiplets beim Ryzen 3XXX auch für sehr wahrscheinlich an .
OB für mehr als 32 Kerne beim TR3 wieder eine Konstruktion ähnlich 2990 WX nötig wird bleibt abzuwarten

Mit dem IO Die greifen alle Chiplets auf den gleichen Speichercontroller zu, Probleme wie beim 2990WX wären mit dem Aufbau Geschichte denn an den RAM wären dann alle Chiplets gleich gut / symetrisch angebunden.
Lediglich an der Auswirkung der inter-Chiplet-Kommunikation hängt noch ein Fragezeichen.

Das mit Abstand größte Problem des 2990 WX ist sein asymetrischer Aufbau und der Windows Sheduler der damit nichts anfangen / die Last entsprechend verteilen kann.

Ergänzung (17. Januar 2019)

Da wird sich noch zeigen, wie die Chiplets intern aufgebaut sind....sind es weiterhin zwei CCX mit je 4 Kernen?
Gibt es eine direkte Verbindung zum IO Die oder wie gehabt eine IF Verbindung.... aufgrund der Modularität gehe ich von einer IF Verbindung aus.

Ich vermute dass es die CCX Aufteilung innerhalb des Chiplets nicht mehr geben wird aber vielleicht sind ja deshalb die Chiplets immer paarweise angeordnet. Jedes Chiplet könnte neben der Anbindung an das IO Die noch eine Verbindung zum Nachbar Chiplet haben, wodurch der CCX Aufbau auf 2 getrennte Chiplets ausgelagert würde.