News : IBM: eDRAM für 3x so große Caches

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IBM hat heute auf der International Solid State Circuits Conference (ISSCC) Papiere vorgestellt, in denen eine neuartige, erstmalig gezeigte On-Chip-Hauptspeichertechnologie skizziert wird, die die schnellsten Zugriffszeiten bieten kann, die jemals bei eDRAM (embedded dynamic random access memory) erreicht worden sind.

Diese neue Technologie wurde unter Einsatz von IBMs Silicon-on-Insulator-(SOI-)Verfahren entwickelt und ermöglicht den Einsatz von wesentlich größeren Caches – unter anderem bei Mikroprozessoren – und kann damit zur Steigerung der Systemperformance beitragen. Es wird erwartet, dass die Technologie ein Schlüsselmerkmal der IBM 45-Nanometer-Prozessor-Roadmap sein wird und voraussichtlich ab 2008 verfügbar werden wird.

IBM: eDRAM-Testchip mit 12 Mbit und entsprechender Logik
IBM: eDRAM-Testchip mit 12 Mbit und entsprechender Logik

IBMs neue eDRAM-Technologie verbessert die On-Processor-Hauptspeicherleistung dramatisch und benötigt dabei nur ein Drittel des Platzes und ein Fünftel der Standby-Energie konventionellen SRAMs (Static Random Access Memory), wie IBM mitteilt. Allerdings kann es trotzalledem bei den Zugriffszeiten nach wie vor nicht mit in Caches üblichen SRAM mithalten.

Für SRAM werden üblicherweise sechs Transistoren benötigt, früher kam man mit vier aus und mittlerweile sind zum Stromsparen sogar 8 Transistoren zum Speichern von einem einzigen Bit im Gespräch. SRAM ist mit Zugriffszeiten von bis zu 0,5 ns zwar unheimlich schnell, aber auch sehr groß. So besitzt eine SRAM-Zelle von Intel in 90 nm (P1262) einen Flächenbedarf von 1 µm², in 65 nm (P1264) 0,57 µm² und im für Ende des Jahres geplanten 45 nm Herstellungsprozess (P1266) von 0,346 µm². eDRAM arbeitet anders und gilt als platzsparend. NEC Electronics umwirbt die eigenen eDRAM-Zellen mit einen Platzbedarf von 0,22 µm (90 nm) und 0,088 µm² (45 nm).

Auf der gleichen Fläche lassen sich mit eDRAMs von NEC im Vergleich zu Intel die fünffache Menge an Daten speichern – mit eDRAM könnte der L2-Cache des Core 2 Duo statt 4 MB imposante 20 MB groß sein, beim Dual Core Itanium (Montecito) wären es statt 24 MB sogar 120 MB. Tatsächlich gibt es Veröffentlichungen wonach in 45 nm auch 0,069 µm² große 1-Bit-eDRAMs möglich sind. Der Nachteil von eDRAM ist die Performance. Die Modelle von NEC (veröffentlicht für 130 nm) erlauben bei etwas über 300 MHz Zugriffe innerhalb eines Taktes (4,7 ns), IBM hat dagegen bereits 2002 ein Paper über 2,9 ns schnelle eDRAMs veröffentlicht. Damit sind sie im Vergleich zu den schnellsten SRAM um den Faktor sechs langsamer und würden Cache-Zugriffe ausbremsen.

Das im Rahmen der ISSCC vorgestellte eDRAM gibt einige Vorteile in der Größe zu Gunsten der Zugriffszeit auf. Bei einer Zellengröße von 0,126 µm² (vermutlich bei 65 nm) beträgt die Zugriffslatenz nur noch 1,5 ns (Latency 1,5 ns, Random Cycle Time 2,0 ns). Der Stromverbrauch wird mit 76 mW im Betrieb und mit 42mW in Standby angegeben. Mit diesen Eckdaten eignet sich der von IBM vorgestellt eDRAM besonders gut für den Aufbau von L3- und ggf. L2-Caches, bei dem heutzutage Zugriffszeiten von über 10 Takten bei (3 GHz, also 0,33 ns Periodendauer) üblich sind. Für L1-Caches wird auch in Zukunft kein Weg an SRAM vorbei führen, da hier die Daten bei 3 GHz und darüber nach 3 Takten zur Verfügung stehen müssen. In wie fern im Zuge dieser Entwicklung für IBM-Technologie-Partner AMD weiterhin Z-RAM mit Latenzen von 3 ns interessant ist, muss abgewartet werden. IBM möchte eDRAMs bei den eigenen Prozessoren nutzen, um die On-Chip-Caches auf 24 bis 48 MB zu steigern.

Die Zugriffslatenz von normalen DRAMs, die selbst bei DDR2-800-Arbeitsspeicher eingesetzt werden, liegt in etwa bei 40 ns.