3D-NAND: Kioxia und Western Digital setzen bei BiCS6 auf 162 Layer

Michael Günsch
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3D-NAND: Kioxia und Western Digital setzen bei BiCS6 auf 162 Layer
Bild: Toshiba Memory/Western Digital

Auch in diesem Jahr kündigen die NAND-Flash-Partner Kioxia und Western Digital im Rahmen der International Solid-State Circuits Conference (ISSCC) eine neue Generation 3D-NAND an. Auf BiCS5 mit 112 Zellschichten (Layer) folgt BiCS6 mit einem 162-Layer-Design. Bei 40 Prozent kleinerer Chip-Fläche sinken die Herstellungskosten.

70 Prozent mehr Bit pro Wafer

Die kleineren Chips liefern mehr Bit pro Fläche und somit eine größere Speicherdichte. Somit können laut den Unternehmen 70 Prozent mehr Bit pro Wafer gefertigt werden, was die Kosten pro Bit deutlich reduzieren dürfte, obgleich für das komplexere Design zusätzliche Arbeitsschritte nötig werden.

Zellen rücken auf mehr Ebenen auch dichter zusammen

Während die Anzahl der Layer gegenüber der vor zwei Jahren angekündigten und vor einem Jahr fertiggestellten fünften Generation (BiCS5) um 45 Prozent auf 162 steigt, nimmt die Chipfläche bei BiCS6 um 40 Prozent ab. Die Dichte der Speicherzellen pro Ebene (lateral cell array density) soll zudem um „bis zu 10 Prozent“ erhöht worden sein. Die Zellen rücken also etwas dichter zusammen, was in puncto Haltbarkeit nachteilig sein kann aber nicht muss. Wie inzwischen üblich, kommt die sogenannte Chip-Logik in eigenen Ebenen unter (Circuit Under Array) und belegt somit keine zusätzliche Chipfläche.

Mehr Leistung mit schnellerer Schnittstelle

Auch bei der Leistung soll die sechste Generation des 3D-NAND von Kioxia und Western Digital verbessert worden sein. Für das 4-Plane-Design mit vier Speicherbereichen für mehr parallele Zugriffe wird eine „nahezu 2,4-fache“ Steigerung der Schreibleistung (program) gegenüber BiCS5 genannt. Die Latenz beim Lesezugriff soll um 10 Prozent reduziert worden sein. Unklar bleibt aber zunächst, mit welcher Variante des Vorgängers hier verglichen wird, denn BiCS5 gibt es auch als langsameres 2-Plane-Design.

The Kioxia and Western Digital teams also applied Circuit Under Array CMOS placement and four-plane operation, which together deliver nearly 2.4 times improvement in program performance and 10 percent improvement in read latency compared to the previous generation.

Bei der Steigerung der „I/O Performance“ ist die Rede von etwa 66 Prozent Plus: Gemeint sein dürfte, dass die interne NAND-Schnittstelle jetzt mit 2.000 MT/s statt zuvor 1.200 MT/s (BiCS5) arbeitet. Auch Microns 176-Layer-NAND sowie der 176-Layer-NAND von SK Hynix setzen auf ein NAND-Interface mit 1.600 MT/s.

Fertige Entwicklung bedeutet noch keine Serienfertigung

Zunächst sprechen Kioxia und Western Digital nur von der vollendeten Entwicklung der „162-layer 3D flash memory technology“. Wann die Massenproduktion beginnt, wurde noch nicht öffentlich kommuniziert.

Update 23.02.2021 18:14 Uhr

Inzwischen liegen der Redaktion nähere Informationen aus der ISSCC-Präsentation zum BiCS6 vor. Dort wurde die TLC-Variante mit 1 Terabit Speicherkapazität mit „mehr als 170 Word Line Layer“ beschrieben. Der Chip besitzt eine Fläche von 98 mm² und ist damit zwar deutlich größer als das BiCS5-Pendant, besitzt aber auch die doppelte Speicherkapazität. Dadurch steigt die Speicherdichte auf 10,4 Gigabit pro Quadratmillimeter. Die Latenz beim Lesen wurde auf 50 µs verringert und der Schreibdurchsatz auf 160 MB/s beschleunigt.

BiCS6 BiCS5
Chip 1 Terabit TLC (4 Planes) 512 Gbit TLC (4 Planes)
Layer >170 128
Die 98 mm² 66 mm²
Dichte 10,4 Gb/mm² 7,8 Gb/mm²
Read (tR) 50 µs 56 µs
Program 160 MB/s 132 MB/s
I/O 2,0 Gb/s 1,066 Gb/s
Power Vcc: 2,35 V bis 3,6 V
Vccq: 1,2 V
Vcc: 2,3 V bis 3,6 V
Vccq: 1,2 V, 1,8 V