News AMD Epyc: Rome mit 64 Kernen als 9‑Chip‑Prozessor enthüllt

[R1ng0]

@Ned Flanders

Kann sein - oder auch nicht.
Immerhin geht es ja auch um zukünftige Marktanteile da wäre es doch sinvoll, so früh wie möglich alle Register zu ziehen um potentielle Käufer davon abzuhalten jetzt noch Intel zu kaufen und stattdessen lieber auf Rome zu warten.

 

[Taxxor]

Wenn es so kommt wirds mit den Biosen aber wieder von vorne losgehen. Das wäre von der Architektur her ja wirklich ein dramatischer Wechsel für einen gleichbleibenden Sockel.

Wobei die MB Hersteller mittlerweile wohl auch Samples haben werden um das Bios anzupassen, sie haben ja noch einiges an Zeit.

Ergänzung (7. November 2018)

Glaubst du denn, dass das alles bei TSMC gefertigt wird?
Die Chiplets und der I/O Chip werden doch garantiert nicht bei TSMC zu einem Die verbunden?

Es könnte ja auch sein, dass diese 14nm Dice bei GF gefertigt werden?

 

[Ned Flanders]

Kann sein - oder auch nicht.

Genau so siehts aus... Nur ein sehr erlesener Kreis an Leuten weiss darauf die Antwort.

 

[Nixdorf]

...genau hier liegt der Hund für den Durchschnittsgamer begraben. Latenzen zum RAM kosten gerade bei Spielen Performance und jeder Hop ist im Grunde einer zuviel.

Zunächst einmal ist das neue Design auf jeden Fall ein Segen für EPYC und Threadripper, denn dort gibt es bisher ja sehr schwankende Latenzen, falls ein Die auf das RAM zugreifen muss, was am Speichercontroller eines anderen Dies angebunden ist. Die Komplexität, die dem Windows-Scheduler insbesondere dem 2990WX arge Probleme macht, fällt weg.

Ansonsten ist es wohl erst einmal so, dass "naiv interpretiert" künftig alle Latenzen in etwa den Overhead haben werden, den es bisher für Inter-CCX-Kommunikation gab. Zu einem Teil sind die Probleme mit Spielen nicht nur in den Latenzen an sich, sondern in der Schwankungsbreite der Latenzen begründet. Dieser Teilaspekt dürfte mit Zen2 hinfällig sein. Die generell höheren Latenzen bleiben allerdings ein Problem in Spielen.

Nun schreibt AMD dazu bisher auf den Folien nur unspezifisch "Improves Latency". Inwiefern hiermit auch die Probleme mit Spielen angegangen werden, wird man sehen müssen. Dazu ist meine Kristallkugel nicht gut genug.

 

[Taxxor]

Vor allen dingen bin ich mal gespannt, was jetzt für Platzhalter kommen (sowas wie TR wird man sich nicht leisten können in 7nm), oder ob jeder Rome anders unter dem Die aussieht, je nachdem wieviel Kerne er liefert.

Dort könnte man doch dann wirklich mal unbelichtete und defekte Dice nehmen, auch aus Resten der 14nm Fertigung, wie es bei TR ja auch erst gesagt wurde.

 

[DonL_]

Das hatte ich mir eben auch gedacht, dann würde auch GFs Entscheidung hinsichtlich 7nm einiges an Sinn ergeben, wenn so ein I/O Chip auch bei Ryzen kommt, dann hätten sie ausreichend zu produzieren.

 

[Taxxor]

Die generell höheren Latenzen bleiben allerdings ein Problem in Spielen.

Nun schreibt AMD dazu bisher auf den Folien nur unspezifisch "Improves Latency". Inwiefern hiermit auch die Probleme mit Spielen angegangen werden, wird man sehen müssen. Dazu ist meine Kristallkugel nicht gut genug.

Also wenn die Latenz ggü Zen+ weiter verbessert wird(was definitiv der Fall sein wird), dann braucht es doch keine Glaskugel, um zu sagen, dass Spiele damit besser laufen, immerhin ist die Latenz ja der Hauptgrund warum Intel hier noch so weit vorne liegt, trotz nur marginalem IPC und Taktvorteil.

Siehe 8700K vs 2700X. Allcore in Spielen 4,3GHz vs 4,1GHz und IPC +3-4% entspricht ca 4,45GHz gegen 4,1GHz, was ein Unterschied von 8% ist. Der Vorteil in Games liegt aktuell aber eher bei 17-20%, die Differenz kommt zum Großteil von den Latenzen.

Und ob die Latenzen eines 3700X tatsächlich generell (viel) höher sein werden als beim 8700K oder 9900K muss man erst mal sehen

 

[Bigfoot29]

Problemlos 64 Kerne / 128 Threads pro Blade. Und das in bezahlbar. Mit der nächsten Revision können die Kollegen im Firmen-RZ die Hälfe der Blade-Systeme schlafen schicken, bis deren Platz wieder gebraucht wird. Schon übel.
(Übertreiben macht anschaulich.)

Regards, Bigfoot29

 

[IBISXI]

Ohne die Taktraten kann man jetzt nichts sagen. Wenn Rome z.B. das gleiche Ergebnis liefert, aber mit 500mhz weniger läuft, als der Vorgänger, dann kann man daran sehr wohl die Architekturverbesserungen sehen.

Rome wird ein dicker Wurf.
Ich finde AMD´s Ansatz genial.

Die Effizienz ist stark gestiegen.
Gerade das ist wichtig für Datacenter/Enterprise Anwender.
Da kommt schon einiges an Energieersparnis rüber für einen Betreiber.
Man darf auch nicht vergessen das in einem Serverraum die Energieersparnis gleich doppelt zählt, da die Abwärme einer CPU meist aktiv aus einem Raum weggekühlt werden muss.
(Serverraumklimatisierung --> Energiekosten, Anlagenkosten, Wartungskosten)

Auch der reale Platzbedarf im Verhältnis zur Leistung schrumpft.
Das ermöglicht einen starken Ausbau der Kapazität ohne weitere Räumlichkeiten anmieten oder bauen zu müssen.

Die Lizenz und Anschaffungskosten sind viel geringer im Vergleich zu Konkurrenz.

Das sind für einen Betreiber sehr, sehr starke Argumente.
Hier kann viel Geld gespart werden.

Darum denke ich das viele, vor allem große Player umsteigen werden.
Auch wenn Intel bei den Anschaffungskosten dicke Rabatte in Aussicht stellt.

Rabatte gibt es nur einmal.
Effizienz spart jeden Monat.

 

[Krautmaster]

vielleicht macht ja bald mal jemand ein paar Latenz Benches auf so nem Sample.

 

[Nixdorf]

Glaubst du denn, dass das alles bei TSMC gefertigt wird?

Oops, my bad. Die verschiedenen I/O-Dice sind ja in 14nm und somit wohl von GF. Das verkürzt den zeitlichen Abstand etwas. Man muss aber im Auge behalten, dass jedes Design auf einer eigenen Produktionslinie durch die Fab läuft. Und nein, man kann da vorne nicht Design B rein schieben, während hinten Design A noch unterwegs ist, weil die Fertigungslinie nicht komplett linear ist, sondern Zyklen beinhaltet. Es kommt dann immer noch darauf an, ob AMD zwei für parallele Bearbeitung bucht oder die Ausgaben zeitlich strecken will. Parallele Bearbeitung ist bei 14nm aber natürlich viel wahrscheinlicher als bei 7nm.

Wahrscheinlich gibt es wohl ein Die mit 64 Kernen und eins mit 32 Kernen, bei 16 Kernen wird es schon ziemlich schwierig von der Anordnung.

Hä? Es gibt ein Die mit 8 Kernen. Da nimmt man 8 für EPYC und 4 für Threadripper. Fertig. Und ggf. benötigte Spacer-Dice müssen nicht in 7nm sein, das ist nur Silizium-Verschnitt mit passender Höhe.

 

[Pisaro]

Was macht eigentlich NVidias Lederjacke auf der Thumbnail? .

 

[DonL_]

Oops, my bad. Die verschiedenen I/O-Dice sind ja in 14nm und somit wohl von GF. Das verkürzt den zeitlichen Abstand etwas. Man muss aber im Auge behalten, dass jedes Design auf einer eigenen Produktionslinie durch die Fab läuft. Und nein, man kann da vorne nicht Design B rein schieben, während hinten Design A noch unterwegs ist, weil die Fertigungslinie nicht komplett linear ist, sondern Zyklen beinhaltet. Es kommt dann immer noch darauf an, ob AMD zwei für parallele Bearbeitung bucht oder die Ausgaben zeitlich strecken will. Parallele Bearbeitung ist bei 14nm aber natürlich viel wahrscheinlicher als bei 7nm.


Hä? Es gibt ein Die mit 8 Kernen. Da nimmt man 8 für EPYC und 4 für Threadripper. Fertig. Und ggf. benötigte Spacer-Dice müssen nicht in 7nm sein, das ist nur Silizium-Verschnitt mit passender Höhe.

Ich glaub nicht, das alle Rome Server CPUs mit 8 Chiplets (64 Kernen) unter dem Die kommen.
Es wird ja auch 8-32 Kerner Server CPUs geben und die haben dann m.M. nach nur 4 Chiplets (an jeder Ecke eins und keine 2), das Design kann man natürlich auch für TR nehmen.
Hier sind einfach die Produktionskosten bei 7nm zu teuer.

 

[Nixdorf]

Also wenn die Latenz ggü Zen+ weiter verbessert wird(was definitiv der Fall sein wird), dann braucht es doch keine Glaskugel, um zu sagen, dass Spiele damit besser laufen

Die Befürchtungen hier fußen darauf, dass nun bei jedem Speicherzugriff ein IF-Hop (Infinity Fabric) zum I/O-Die hinzukommt, wo es bei Zen 1 einen direkten Zugriff gab. Die Latenz für den Speicherzugriff bei Ryzen 2000 liegt zwischen 60 und 75ns, die für einen IF-Hop bei 67-75ns. Das ist grob von hier abgelesen, als Cross-CCX minus Intra-CCX; von den Die-to-Die-Werten will ich jetzt mal gar nicht sprechen. Selbst wenn AMD die Latenz deutlich verbessert, könnte sich immer noch ein schlechterer Wert als bei Zen 1 mit direktem Zugriff ergeben. Ob das ein Thema in Spielen wird, das wird sich erst noch zeigen müssen.

Ergänzung (7. November 2018)

Es wird ja auch 8-32 Kerner Server CPUs geben und die haben dann m.M. nach nur 4 Chiplets

Ja klar doch, wie Threadripper dann halt: bis zu 64 Kerne mit 8 Chiplets, bis zu 32 Kerne mit 4 Chiplets, darunter dann z.B. zwei Chiplets und zwei Spacer.

P.S.: Bitte die Full-Quotes kürzen, das sehen die Mods nicht gerne.

 

[efferman]

Was macht eigentlich NVidias Lederjacke auf der Thumbnail? .

Das ist Lisa Su, die Chefin von AMD

 

[IBISXI]

Die Befürchtungen hier fußen darauf, dass nun bei jedem Speicherzugriff ein IF-Hop (Infinity Fabric) zum I/O-Die hinzukommt, wo es bei Zen 1 einen direkten Zugriff gab. Die Latenz für den Speicherzugriff bei Ryzen 2000 liegt zwischen 60 und 75ns, die für einen IF-Hop bei 67-75ns.

Ich kenne mich damit leider nicht aus.

Aber weiß man denn schon genau wie der IF Chip funktioniert?
Die Chipfläche von dem Teil ist ja brachial.

Wie war das damals mit den Speicherlatenzen als der Speichercontroller noch in der Northbridge war?
Gab es da erhebliche Verbesserungen an der Latenz als der Speichercontroller in die CPU gewandert ist?

Wenn ich das so betrachte ist der Interface Chip nichts anderes als eine Northbridge direkt auf der CPU.

 

[Ned Flanders]

Wie war das damals mit den Speicherlatenzen als der Speichercontroller noch in der Northbridge war? Gab es da erhebliche Verbesserungen an der Latenz als der Speichercontroller in die CPU gewandert ist?

Schau Dir Athlon XP vs Athlon64 an. Das war etwa von 120ns auf 60ns.

Ich mein das muss natürlich nicht so dramatisch sein. Immerhin ist ein zugriff über die Entfernung IMC zu RAM bei beispielsweise Kaby Lake auch nur 40ns gesamt (also RAM Latenz mit eingerechnet). Von daher sollte das auch innerhalb eines Packages schneller gehen. Aber es ist sicherlich nicht förderlich für die Latenz. Besser wäre aber sicherlich eine eigene Maske für AM4 bei der es weiterhin bleibt wie gehabt. Im Grunde haben wir schlicht viel zu wenige Informationen um das auch nur ansatzweise beurteilen zu können. Möglich wäre ja auch das AMD bei den Chiplets jetzt einen einzigen Shared L3 mit der dreifachen Kapazität verbaut. Das würde natürlich Speicherzugriffe dramatisch abfangen. Platz bietet der 7nm Prozess ja genug wenn der ganze I/O Kram weg ist. Das wäre quasi das Szenario das @Hopsekäse favorisieren würde wenn ich ihn richtig verstanden habe.

Das ist Lisa Su, die Chefin von AMD

Die übrigens Huangs Nichte ist. Die Welt ist absurd klein in manchen Branchen.

 

[aldaric]

Das würde ich auch vermuten. Noch beeindruckender wäre es allerdings gewesen, wenn sie "1.25 x performance at the same power" gezeigt hätten und frage mich, warum sie das nicht gemacht haben, denn das hätte die Überlegenheit doch noch überzeugender demonstriert.

Es ist davon auszugehen das es ein ES ist. Er hat es mehrfach erwähnt das es sich noch um ein Sample handelt und noch nicht das fertige Produkt. Sie sind sogar wohl anscheinend noch nicht bereit die finalen Taktraten preis zu geben. Es ist ja auch noch eine ganze Weile bis zur Veröffentlichung.

 

[Pisaro]

Das ist Lisa Su, die Chefin von AMD

Schon klar, deswegen auch der Smiley.....

 

[IBISXI]

Schau Dir Athlon XP vs Athlon64 an. Das war etwa von 120ns auf 60ns

Wow, erstaunlich.
60ns wäre für eine heutige CPU auch nicht mal schlecht.

Ich dachte die Latenz wäre hauptsächlich vom Speichertakt und den Speichertimings abhänging.
Viel Takt kann damals nicht da gewesen sein.
Dann müssten die Timings viel besser gewesen sein..??
... wie kann das funktionieren?