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Wird nicht daran gesrbeitet Waffer direkt eckig zu zuschneiden um die Belichtung und ausbeute verbessern und um den „schlechten Rand“ gleich wieder in die aufsrbeitung zu werfen? Da gab es doch auf CB ein oder zwei Berichte.
Denkst du eventuell an "Panel Level Packaging"? Da ging es um eckige Packages, aber nicht um Wafer an sich. Also um Alternativen zu Interposern, die im Moment ja auch aus runden Wafern hergestellt werden.
Bei denen tut der Verschnitt am Rand richtig weh, die kleinen Logik-Dies hier sind dagegen harmlos.
Gefährlich wird für eine AMD APU, wenn Intel seine Chiplets frei nach Segment einfach skalieren kann.
Schon jetzt hat Arrow Lake im Leerlauf und unter leichten Lasten als MCM Design AMD bei der Effizienz überholt. Ein CPU Design mit potenten IGP Tile, was nur 20W Systemlast im Desktopbetrieb und noch bessere Encoder und Decoder anbietet, da wird es AMD sehr schwer haben.
Sollte auf dem kommenden Intel Sockel eine fette IGP mit dicken Auffangcache kommen und es gesockelt bezahlbar bleiben, wird der AMD 8600G gehen müssen und AM5 sicher nicht weiter aufgerüstet. Bei Intel merkt man auch die Fortschritte bei den Treibern und die arbeiten derzeit aus der Defensive heraus.
Letztlich bleibt noch bei potenter Hardware die lokal beim Nutzer die Arbeit übernimmt, ob bis dahin nicht die Cloud Anwendungen solche Lösungen wieder zunichte machen. GPGPU und CPU Leistung mieten und Anwendung streamen, falls die Abo Gebühren klein genug ausfallen und sich nicht alle Dienste auf mehrere 100€ im Monat summieren, was gekauft statt gemietet sich schon im zweiten Jahr rechnet.
Dass manche unvollständigen Die-Bereiche (grüne Pfeile) Belichtet werden ist mir klar. Mir gehts um den Bereich, der so wenig optimal auf dem Wafer liegt, dass sich nicht ein Die der Maske ausgeht (etwa der Blaue Pfeil-Bereich).
Oder im Bild aus dem Artikel:
mal abgezählt passen hier max. 9 ganze Dies in der Breite und ev. 12 ganze Dies in der Höhe. Da es ein 300mm Wafer zu sein scheint (?), würde ich auf einer Die-Größe von etwa 33,3mm x 25mm kommen, (>825mm²) was schon eine ganze Maske füllt?
Die Dies oberhalb und unterhalb der grünen Linie sind doch nicht vollständig, die hätte man sich komplett sparen können.
DevPandi schrieb:
Der Grund, warum auch der Rand belichtet wird, ist eigentlich relativ banal: Der Wafer liegt auf einem Tisch mit X und Y Kordinate und da die Belichtung ein relativ empfindlicher Prozess ist, wird hier bewusst relativ stumpf mit der Verschiebung um sowohl das X und Y-Offset der Maske gearbeitet.
Und da kann man nicht ein Offset für den Startpunkt der Masken setzen, um die Belichtungszeit zu verkürzen, und nichts an Ausbeute zu verlieren (weil eh nur unvollständige Dies)?
Bin seit über 25 Jahre Hardware-affin, habe seit meinem 12. Lebensjahr alle meine Desktops selbst zusammengebaut - ich weiß nicht, entweder ist es das Alter, oder ich verliere das Interesse. Jedenfalls bin ich bei der Intel Seenlandschaft spätestens seit Corona raus und sehe nicht mehr durch …
Und da kann man nicht ein Offset für den Startpunkt der Masken setzen, um die Belichtungszeit zu verkürzen, und nichts an Ausbeute zu verlieren (weil eh nur unvollständige Dies)?
Die Belichtung ist ein sehr empfindlicher Schritt und bereits diese x- und y- Offset Bewegung des Tisches nach jeder Belichtungsphase müssen sehr präzise ausgeführt werden.
Deswegen gehen ja auch bei kleinsten Erschütterungen teilweise ganze Produktionschargen hopps.
Die „Zeitersparnis“ beträgt zu dem an der Stelle nicht mal wirklich viel, wenn man für jede „Zeile“ und „Spalte“ noch mal gezielter offsets setzt. Die Haupt Zeit ist nicht das belichten an sich: das geht sogar pro Wafer vergleichsweise fix.
Die Schritte, die hier richtig Zeit kosten sind „Reinigung“ „Ätzung“ „bedampfubg“ und „neu lackieren“
Nicht ganz, das ist die Größe der Maske, nicht des Belichtungsfeldes und die Maske wird nicht 1zu1 auf dem Wafer abgebildet. Problem ist aber gleich, es wird halt über den Rand belichtet.
The standard photomask is 104mm by 132mm. The lithography tool then exposes through the photomask to print features on the wafer at 4x reduction. That field is 26mm by 33mm. Most designs do not line up perfectly with 26mm by 33mm.
