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NewsV10 3D-NAND: SK Hynix erhöht auf 375 Layer und setzt auf Molybdän
Nein, es wird einfach verschieden tief ausgeätzt und belichtet. Im Prinzip ähnlich wie die "3D-Transistoren", die Intel mit Ivy Bridge einst eingeführt hatte.
Nein. Es gibt Prozesse, bei denen z.B. die Logik und die Speicherzellen auf zwei Wafern gefertigt werden. Man bekommt auf dem Wafer aber auch mehr Layer-Speicherzellen hin. Man muss dafür zwischen den Schichten nicht leitende Sperrschichten erzeugen. Dafür reicht es an sich, wenn das Silizium an der Stelle nicht dotiert ist bzw. sich die Dotierungen ausgleichen. Mit alternierender Dotierung und präzisen Temperaturgradienten im Wafer geht das.
Alternativ gibt es auch Prozesse, bei denen diese Sperrschichten oxidiert werden. Das ist im Inneren des Wafers technisch nun mal deutlich anspruchsvoller als an der Oberfläche. Deswegen steigert sich die Layeranzahl auch nur langsam.
An sich gibt es ein paar Beispiele zu Prozessen mit verschieden dotierten Siliziumschichten.
Z.B. bei SoI-Prozessen oder bei den aufeinandergestapelten Fingern in Gaa FETs.
Das Silizium wirklich zu unterbrechen, ist eher ein exotischer Fall aus dem MEMS-Bereich.
Da wird dann abwechselnd isotrop und anisotrop geätzt und gleichzeitig punktuell anderes Material eingebracht.
