@Taxxor , ich denke man muss sich bei der Latenz erst mal von der Speicherlatenz verabschieden , die ist gleich , egal ob ein oder 2 Chiplets , es geht eigentlich nur darum ob Kern A auf Chiplet A mit Kern B auf Chiplet B annähernd so schnell zugreifen kann wie auf Kern B auf dem selben Chiplet
Wenn die Chiplets eine direkte Verbindung haben so das der L3 direkt miteinander verbunden ist und der L3 Cache somit als 64 MB angesehen werden kann anstatt von 2 mal 32 MB so ist das ein erheblicher Vorteil
Multitreading lebt davon das die einzelnen Kerne parralel arbeiten und die Teilergebnisse dann zusammengeführt werden zu einem Gesamtergebniss . Wenn das Ergebniss von Kern B auf Die B von Kern A auf Die A über den L3 Cache direkt abgegriffen werden kann so ist das wesentlich schneller als wenn der eine Kern das erst in den Arbeitsspeicher schreibt und der andere das Ergebniss aus den Arbeitsspeicher ausliest .
Ist wie bei den derzeitigen Ryzen CCX , geringste Latenz zwischen den 4 Kernen desselben CCX , dann zwischen den 4 Kernen des anderen CCX = kaum ein Unterschied in Games
Mehr als einen Die und 2 CCX kennt man nicht beim Ryzen 1/2 und mit den TR ist es nicht vergleichbar , der hat in Grunde 2 Dual Channel Controller die bis jetzt die per UMA / NUMA Quadchannel ergeben , da wird der I/O chip mit einem Quadchannel Controller ein noch größerer Vorteil sein weil der UMA NUMA Umweg wegfällt.
Ich denke es ist wichtig das die Kerne direkt/ bzw über den Cache miteinander kommunizieren können , deswegen hat Intel ja Mesh entwickelt , und deswegen wäre eine Crossbar nicht schlecht