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NewsHigh-End-Speicher: SK Hynix will HBM4 mit 32 GB pro Chip schon ab 2026 liefern
Anstelle von stacked Cashe könnte AMD nicht einfach so einen 32Gbit HBM4 Chip als L4 Cache mit aufs Package setzen? Interposer haben sie ja eh schon wegen den Chiplets.
Ich erinnere mich aber, ich denke es war damals bei Fury - als AMD die Vorteile auf Folien grafisch dargestellt hat. Da war das HBM Speicherinterface ein paar kleine Punkte auf dem Chip und das SI von der 390 im Vergleichsbild riesig
What we've found was that a 1024bit HBM memory interface is only marginally larger than a 64bit GDDR5 memory interface in Tonga. This means that the entirety of the 4096bit HBM memory interface inside Fiji takes roughly the same silicon area as a 256bit GDDR5 memory interface today.
24GB in einem Stack bieten nicht genügend Bandbreite um für nvidia's 5090 relevant zu sein, 973 GB/s würden aber möglicherweise für die 5080 reichen. Die 4080 hat aktuell 717 GB/s.
Damit würde man bei der 5080 eine 256 Bit Interface (aus 4x 64 Bit Segmenten) mit einem 1024 Bit Interface das insgesamt vielleicht 1/3 der Größe hat ersetzen.
Bei einer potentiellen 5090 mit HBM könnte man wohl zwei 16 oder 18GB Stapel verbauen, wenn ich die Grafik aus der CB News richtig interpretiere. Dann würde man von 6 auf 2 Speicherinterface-Segmente gehen.
@BAR86 - danke - deine Erinnerungen waren auch nicht ganz korrekt, aber ich habe heute wieder was gelernt
Randnotiz: Interessant finde ich, dass AMD lieber den Trara mit 6 Chiplets und GDDR6 Speicherinterface gemacht hat, als nochmal auf HBM zu setzen. Das kann ja eigentlich nur gewesen sein weil der ganze Aufwand immernoch günstiger als HBM ist.
Anstelle von stacked Cashe könnte AMD nicht einfach so einen 32Gbit HBM4 Chip als L4 Cache mit aufs Package setzen? Interposer haben sie ja eh schon wegen den Chiplets. Vor allem bei den Cosumner Plattformen könnte das extrem hilfreich sein um das Bandbreitenlimit des 2 Kanal Speicherinterfaces zu kompensieren um effektiv mehr als 16 Kerne mit Daten füttern zu können.
Bei APUs würde es mich interessieren, ob man anstelle von Cache einen HBM Chip oben auf den Die stapeln könnte, da vor allem der GPU Teil extrem vom SI ausgebremst wird. Bei 45W mobile APUs sollte das doch noch kühlbar sein. Damit könnte man vielleicht sogar eine neue Low-Cost Lösung erschaffen, welche ohne Interposer oder externen RAM auskommt; vor allem letzteres würde das Mainboard Design deutlich vereinfachen und man könnte vielleicht sogar mit nur 2 Lagen Platinen auskommen.
Bei kompakten, performanten Mobil-APUs könnte dies interessante Designs ergeben, aber der Preis muss stimmen. 24 GByte Gesamt-RAM könnte vielleicht ausreichen.
