News Prozessorgerüchte: AMD Epyc 2 „Rome“ wird angeblich ein 9-Die-Chip

[yummycandy]

Glaube ich nicht , ist vermutlich auch nicht Bestandteil des Cross Lizensierungsvertrags von 2009 /2010 in dem AMD Intel erlaubte AMD64 Instruktionen zu nutzen , im Gegenzug dürfte AMD AVX nutzen , in dem Vertrag wurden auch noch andere Dinge geregelt , Intel zahlte 1 Milliarde an AMD .

Ich glaubs auch nicht, aber möglich ist es eben noch.

 

[bensen]

Weil man dafür eben den Die ändern müsste und dann neben einer Maske für Epyc und einer Maske für die APUs noch eine zusätzliche Maske für Ryzen haben müsste.

Man kann alles machen, man kann auch für Ryzen einen monolithischen 16C Die entwerfen, ob das letztendlich Sinn macht ist die Frage

Zum zehnten mal. Es ging darum wie es aussieht, wenn für AM4 nicht das Chiplet - Controllerchip - Design genutzt wird. Dann ist der Die zwangsläufig anders. Ich weiß nicht was du hier diskutieren willst. Lies doch einfach was geschrieben steht, ordne deine gedanken und schriebe dann etwas, falls es sinnvoll ist.

 

[Krautmaster]

Weil man dafür eben den Die ändern müsste und dann neben einer Maske für Epyc und einer Maske für die APUs noch eine zusätzliche Maske für Ryzen haben müsste.

klar das müsste man - allerdings kann man schon annehmen dass man den Controller mittig länger beibehält und nun über die Kern Die außen herum die Kerne skalieren kann, denke schon dass da irgendwann ne 16C Die satt 8C angeflanscht wird. Anderenfalls wären sonst in der nächsten Iteration 16 einzel Die a 8 Kerne nötig, was dann auch irgendwann Unfug wird und nen neuen Controller benötigt. Der dürfte mit quasi GPU Größe ja auch etwa preislich auf Polaris Niveau liegen was die Fertigung angeht.

Denke die Kunst an dieser Technik ist eben das Design des Controller Chips.

Neben diesen kleinen 7nm vermutlich 8 Kern Die außen herum dürfte AMD ggf ohnehin weiter eine einzelne 7nm Die mit integriertem IO anbieten, oder aber man macht es wie es schon genannt wurde und hat nen zweiten Controller in petto um zb 2x8C Die zu kombinieren oder 1x 8C Die + GPU Die.

Denke aber im low power Bereich wäre ein Design aus mehreren Die hier eher ungünstig.

 

[MK one]

bedenkt man das ein Chip Design 100 Millionen (+) kostet , ist es vermutlich wirtschaftlicher nur den Controller Chip anzupassen , zumal man es so machen könnte das der Controller Chip 2 * 8 Core Chiplets unterstützt , auch wenn zuerst nur eines angeschlossen wird = Ausbaureserve . Es hängt alles davon ab wie groß der Latenznachteil wäre , bei aktivem Interposer ( Kostenpunkt 30 - 40 Euro ) wäre er minimal .

 

[yummycandy]

Phoronix hat die von mir geposteten GCC-Patches nochmal ausführlich erklärt.
https://www.phoronix.com/scan.php?page=news_item&px=AMD-znver2-GCC-Patch

 

[Teralios]

Glaube ich nicht , ist vermutlich auch nicht Bestandteil des Cross Lizensierungsvertrags von 2009 /2010 in dem AMD Intel erlaubte AMD64 Instruktionen zu nutzen , im Gegenzug dürfte AMD AVX nutzen , in dem Vertrag wurden auch noch andere Dinge geregelt , Intel zahlte 1 Milliarde an AMD .

Da muss man aber zu bedenken geben, dass AVX2 durch AMD unterstützt wird, obwohl es auch erst mit Haswell kam (2013).

Aktuell hat AMD bei ihrem "Aufbau" den Vorteil, dass sie ihre FPU relativ gut Auslasten können, da sie entweder 2 128Bit-Operationen (SSE/AVX) ausführen können oder 1 256Bit-Operation (AVX/AVX2). Dadurch bekommen sie eine relativ gute Leistung in der FPU auf die Reihe, ohne dass sie diese übermäßig komplex designen müssen.

AVX512 hätten sie zwar dann die Wahl 2 * 256Bit und diese dann zu einmal 512Bit zu verschalten, aber eine wirkliche Notwendigkeit ist da eigentlich noch nicht vorhanden. Abseits von bestimmten Benchmarks und hoch optimierter Software, wird AVX512 in der Regel (noch) nicht genutzt.

Einen Berechnung auf AVX512 zu erweitern ist recht komplex (16 * 32SP oder 8 * 64DP). Es hat ja ein Grund, warum man in AVX neben dem 256Bit-Modus auch ein 128Bit-Modus anbietet, damit man von den neuen Befehlen profitieren kann, ohne dass man seine Vektorisierung überarbeiten muss.

 

[MK one]

Eben , es sind 2 128 Bit AVX (1) Einheiten die zusammengeschaltet werden bei AMD und nicht eine 256 Bit AVX 2
Aber wissen tue ich es nicht , ich weiss nur das Intel AVX für AMD lizensiert hat , ob sich das auch auf AVX2 / 512 erstreckt , keine Ahnung ..

 

[Krautmaster]

bedenkt man das ein Chip Design 100 Millionen (+) kostet , ist es vermutlich wirtschaftlicher nur den Controller Chip anzupassen , zumal man es so machen könnte das der Controller Chip 2 * 8 Core Chiplets unterstützt , auch wenn zuerst nur eines angeschlossen wird = Ausbaureserve . Es hängt alles davon ab wie groß der Latenznachteil wäre , bei aktivem Interposer ( Kostenpunkt 30 - 40 Euro ) wäre er minimal .

Ich glaube das täuscht. Dieser Controller Chip ist ja nicht irgend ein simples Konstrukt, sonst wäre er kaum 289mm² in 14nm groß, also größer als ne ganze Ryzen Die.
Möglich dass dieses Design heute komplexer ist als der CPU Kern / CCX selbst.

Ähnlich wie bei GPU, das drum rum wird schnell komplexer und entscheidender als der einzelne Kern / Shader / CU.

Glaube diesem Controller fällt schon ne sehr wichtige Aufgabe zu, bin auch mal gespannt was dieser 14nm Monster Chip anteilig zur TDP ziehen darf. Wie beim Mesh von Intel wird das dann schon auch nen gewissen Anteil ausmachen deswegen denke ich auch dass AMD mehr als nur eine 7nm Die vorbereitet, zb den Raven Ridge Nachfolger mit 8 Kernen + GPU ggf auf eine Die packt da diese sich auch perfekt von Desktop bis Mobile skalieren lassen würde, so wie Intel auch vom Mobile Chip bis 9900K alles über ein Silizium bedienen kann. Klar stuft Intel ich viele Die einzeln ab, aber auch bei 5W könnte man dieses 8 Kern Silizium betreiben bzw kommt idle noch weiter runter.

 

[MK one]

Nun , das gilt für die 64 Kern Version mit 128 PCIe Lanes ( 4.0 ? ) und Octa Channel , der System Controller Chip für Ryzen 3XXX könnte da um einiges kleiner ausfallen , und woher hast du den wert von 289 mm2 ?

Betrachtet man mal den Ryzen Die würde ich schätzen das 40 - 50 % der belegten Flache nichts mit den Kernen und ihrem Cache zu tun hat , sollte das 7 nm Chiplet wirklich nur die Kerne + Cache beinhalten , wird es vergleichsweise klein sein , - 50 % durch den kleineren Prozess - 30 % weniger durch Wegfall der IO + IMC Anteile , dürfte auf ein drittel Flächeninhalt des 7 nm Chiplets im vergleich zum Ryzen Die s in 14 nm hinauslaufen , 189 mm2 ( Zen 8 Core) /3 = 63 mm2 ( 7nm 8C Chiplet )

 

[Taxxor]

und woher hast du den wert von 289 mm2 ?

Das ist der Wert, der im Bild zur News steht.
Deine Rechnung mit den 63mm² für den 8C Die geht aber völlig auf, im Bild stehen 64mm²

Ergänzung (31. Oktober 2018)

Anderenfalls wären sonst in der nächsten Iteration 16 einzel Die a 8 Kerne nötig, was dann auch irgendwann Unfug wird und nen neuen Controller benötigt.

Auch wenn das Kerne Rennen gerade richtig Fahrt aufnimmt, ich glaube nicht, dass jetzt plötzlich jährlich pro Iteration die Kerne weiter verdoppelt werden.
Kann auch gut sein, dass man bis Zen5 2022/23 mit 64 Kernen im Server bleibt. Und danach gibt es was völlig anderes

Ergänzung (31. Oktober 2018)

zb den Raven Ridge Nachfolger mit 8 Kernen + GPU ggf auf eine Die packt da diese sich auch perfekt von Desktop bis Mobile skalieren lassen würde, so wie Intel auch vom Mobile Chip bis 9900K alles über ein Silizium bedienen kann.

Das habe ich in der News zur Apple Vega20 schon mal geschrieben, es wäre doch vom Platz her mit 7nm möglich, dort einen 4C CCX mitsamt GPU und 2-4GB HBM draufzupacken.

 

[yummycandy]

Betrachtet man mal den Ryzen Die würde ich schätzen das 40 - 50 % der belegten Flache nichts mit den Kernen und ihrem Cache zu tun hat , ....

Das wird knapp

 

[WildErik]

Einen Berechnung auf AVX512 zu erweitern ist recht komplex...

.... und bei selbem Aufwand oft erheblich energie-effizienter auf einer GPU möglich..
... und die DIE nur für AVX-512's baseline instruction sets 20% größer werden müsste (pro core)..
.. und der typische Anwender davon wenig hat außer höher Kosten.

 

[Taxxor]

Das wird knapp

Anhand des Bildes mal mit Paint die beiden Cores rausgeschnitten und jeweils die Pixel ausgerechnet, natürlich nicht 100%ig genau.

1134200 Pixel² Cores

1437600 Pixel² Rest

Die Cores machen demnach grob 44% des Dies aus.

 

[Teralios]

Aber wissen tue ich es nicht , ich weiss nur das Intel AVX für AMD lizensiert hat , ob sich das auch auf AVX2 / 512 erstreckt , keine Ahnung ..

Reicht dir die Wikipedia-Seite als Beleg, dass AMD zumindest AVX2 auch nutzen darf? Auch bereits beim Excavator.

Ansonsten noch die Processor Programming Refernce.

.... und bei selbem Aufwand oft erheblich energie-effizienter auf einer GPU möglich..
... und die DIE nur für AVX-512's baseline instruction sets 20% größer werden müsste (pro core)..
.. und der typische Anwender davon wenig hat außer höher Kosten.

Du hast da den Falschen zitiert und gleichzeitig lieferst du nicht mal wirklich neue Erkenntnisse für mich.

1. Ist eine nette Randnotiz, für die getroffene Aussage nicht von Relevanz.
2. Ist erneut eine nette Randnotiz, für die getroffene Aussage erneut nicht von Relevanz.
3. Kann man so pauschal nicht sagen und ist damit nicht mal eine nette Randnotiz.

Der Nutzten von AVX im 256Bit-Modus, oder den neuen AVX512-Befehlen, genau so den Einsatz einer GPU für entsprechende Berechnungen, hängt immer davon ab, in wie weit man Berechnungen in Vektoren verpacken. Klar kann ein Compiler dabei schon helfen usw, aber am Ende kommt es immer auch auf den Entwickler an und ob es Sinn macht.

 

[WildErik]

@Teralios

Ich wollte Deine Aussage erweitern, dementsprechend war es nicht an Dich gerichtet.

Aber wenn du sonnst nichts zu tuen hast, kannst Du gerne eine lange Abhandlung darüber schreiben.

 

[Novasun]

Ich hoffe nur das da was dran ist. Sonst sind nacher alle enttäuscht wenn es nicht so kommt...

 

[Ozmog]

Ich wäre nicht enttäuscht, wenn es anders kommt. Wie AMD es technisch gelöst hat, macht mich neugierig. Die 64 Kerne kommen, ob die es mit 4, 9 oder sonst wieviele Dice gelöst haben, ist nicht so relevant, wie das Ergebnis, was Rome dann abliefert.

Rome bringt dann erste Hinweise auf Matisse, auch wenn man die Taktraten dann immer noch nicht einschätzen kann. Dazu könnte Rome Intel im Enterprisesegment weiter gehörig Marktanteile abringen und Geld in die Kasse von AMD spülen, was dringen notwendig ist.
Immerhin gibt es bereits weitere Hoffnungen auf die Zukunft von AMD: Ein Supercomputer ist bereits mit dem Rome-Nachfolger Milan geplant. Das bedeutet, dass sie höchstwahrscheinlich die Testsamples von Rome kennen und für gut befunden haben, sodass sie mit Potential des Nachfolgers rechnen.

 

[MK one]

Grade das " wie " finde ich interessant , die Lösung mit 9 Die s und aktivem Interposer wäre sehr gut , denn die 9 Chiplets würden wie ein kompacktes Stück Silizium auftreten , das hat was ... , diverse Probleme der 1 Gen mit Schedulern , Latenzen , Numa und Uma wären quasi passe .... , speziell die Nachfolger des TR 2970/2990 WX würden profitieren .

 

[Simon]

Glaube diesem Controller fällt schon ne sehr wichtige Aufgabe zu, bin auch mal gespannt was dieser 14nm Monster Chip anteilig zur TDP ziehen darf. Wie beim Mesh von Intel wird das dann schon auch nen gewissen Anteil ausmachen

Ne Menge. Pro Kern dürfte man unter 7 nm bei relativ moderaten Taktfrequenzen von ~ 2,5 GHz beim 64-C-Modell schätzungsweise vielleicht auf etwa 2,5 Watt pro Kern kommen. Macht also 160 Watt. Ausgehend von 250 Watt TDP für das Top-Modell bleiben für den Controller-Chip immerhin 90 Watt übrig, also etwa 40% des gesamten TDP-Budgets.

 

[MK one]

Hab ein paar zusätzliche Bildchen gefunden aus derselben Quelle

fangen wir mal mit einem potenziellen Ryzen 3XXX an

dann die möglichen SKU s die sich bei einer 9 Chiplet Konfiguration ergeben

So sähe ein Quad Sockel System aus

https://www.techpowerup.com/249108/...ts-mcm-cpus-by-disintegrating-the-northbridge

AMD : 4 x 64 C = 256 C /512 T , ziemliches Schwergewicht , schlägt die Intel 8 Sockel Plattform
Intel : 8 x 28 C = 224 C/ 448 T