Ist das x8 oder x16 RAM?

[Drewkev]

@h00bi
Wofür steht dann 8Gbit/16Gbit, wenn nicht für die Kapazität der einzelnen ICs?

Spoiler

 

[h00bi]

genau dafür steht es. Habe im vorherigen Post den Rechenweg ergänzt.

 

[Drewkev]

Jetzt bin ich verwirrt, wie kann dann ein 16Gbit als 1GB Chip verwendet werden? Oder denke ich gerade falsch?

Hab ich zumindest so interpretiert:

16Gbit Chip als 1Gx16

 

[Baal Netbeck]

Ich denke ihr werft da die Anbindung und die Kapazität durcheinander.

Ein 8 Bit Chip kann 8 Bits gleichzeitig übertragen.....es braucht 8 Stück um die 64Bit des Ramcontrollers abzudecken.
Ein 8 GBit Chip hat 1 GB Kapazität.

Das eine ist die Kapazität und das andere die Anbindung.
Bei DDR4 war es so, dass die Chips mit 16 Bit Anbindung intern weniger Bankgroups hatten und das scheint bei DDR5 genauso zu sein.

Weniger Bankgroups bedeuten eine höhere Wahrscheilichkeit, dass aufeinanderfolgende Zugriffe die gleiche Bankgroup betreffen.
Das erhöht vor allem die Latenz bei den Lesezugriffen und auch grundsätzlich die Latenzen....senkt die Bandbreite usw.

Vorteil ist der Platzbedarf und die Kosten, wenn man die 64Bit mit der Hälfe an Chips abdecken kann....Stromverbrauch kann auch geringer sein.

 

[Drewkev]

Ich denke ihr werft da die Anbindung und die Kapazität durcheinander.

Naja, er hat geschrieben 16Gbit Chip als 1Gx16, dass das 16bit sind ist mir klar, aber 1G steht doch für 1GB?

16Gbit sind aber 2GB?

Bei DDR4 war es so, dass die Chips mit 16 Bit Anbindung intern weniger Bankgroups hatten und das scheint bei DDR5 genauso zu sein.

Ja, eben. Deshalb sollte man 8GB DDR5 Riegel meiden, da sind nämlich 16Gbit x16 (2GB) Chips verbaut sprich vier Stück, für die gelten aber 4 Banks pro Bank Group.

Spoiler

Also gerade mal eine Bank Group auf dem ganzen Riegel.

 

[Baal Netbeck]

Ja, eben. Deshalb sollte man 8GB DDR5 Riegel meiden, da sind nämlich 16Gbit x16 (2GB) Chips verbaut sprich vier Stück, für die gelten aber 4 Banks pro Bank Group.

Dann hatte ich dich vorher falsch verstanden.

Ja, wobei ich glaube das Problem sind die Anzahl der BankGoups und nicht die Anzah der Banks pro Group.
Denn ein Zugriff blockiert meines Wissens nach immer die ganze BankGroup(bzw. braucht mehr Erholungszeit) und um so weniger Bankgroups um so höher die Wahrscheinlichkeit, dadurch ausgebremst zu werden.

Ich weiß halt nicht wie wichtig das generell ist.

In dem Video wurden ja auch die Timings gezeigt und der alternative Ram hatte nicht nur X8 statt X16 Chips, er hatte auch deutlich bessere tRFC und tFAW Werte.

Wie viel war jetzt der Einfluss der Bankgroups und wie viel wegen den schlechteren Timings?
Oder haben X16 Chips immer automatisch längere Refresh Zeiten?

 

[Drewkev]

Denn ein Zugriff blockiert meines Wissens nach immer die ganze BankGroup(bzw. braucht mehr Erholungszeit) und um so weniger Bankgroups um so höher die Wahrscheinlichkeit, dadurch ausgebremst zu werden.

Genau das ist eben der Knackpunkt.

Different (Bank) Group hat nämlich 8 Clock Cycles, Same (Bank) Group aber 16.

Sind deine Daten also in zwei verschiedenen Bank Groups, muss der IMC nur halb so lang warten wie wenn sie in nur einer Bank Group wären.

Ob x8 oder x16 ist dabei egal, weil das ist von der CPU bzw. dem IMC aus so.

Im Video war aber auch "nur" JEDEC RAM wenn ich mich richtig erinnere, also DDR5-4800 CL40, bei schnellem DDR4 vs. schnellem DDR5 ist der Unterschied nochmal größer.

 

[Baal Netbeck]

Sind deine Daten also in zwei verschiedenen Bank Groups, muss der IMC nur halb so lang warten wie wenn sie in nur einer Bank Group wären.

Ja, das stimmt für diese Operation....lesen auf lesen, schreiben auf schreiben, lesen auf schreiben usw....da sind die Unterschiede natürlich nicht immer long =2x short ...und die Kombi mit anderen Timings die davon nicht betroffen sind, verwässert das weiter.

Ob x8 oder x16 ist dabei egal, weil das ist von der CPU bzw. dem IMC aus so.

Das sehe ich nicht so.
Wenn x8 8 BankGroup hat und x16 4 BankGroups, dann ist die Wahrscheinlichkeit zwei aufeinanderfolgende Zugriffe auf der selben Bankgroup zu haben einmal 12,5% und einmal 25%...sofern die Daten gleichverteilt sind, was sie sicherlich nicht sind.

Das heißt doch, dass die schlechteren Timings mit X16 Chips öfter zum Einsatz kommen....und darin liegt doch der Grundsätzliche Nachteil dieser Chips....oder täusche ich mich da?

 

[Drewkev]

Das sehe ich nicht so.
dann ist die Wahrscheinlichkeit zwei aufeinanderfolgende Zugriffe auf der selben Bank

Nicht Bank, Bank Group.

Natürlich ist die Wahrscheinlichkeit von Different Group statt Same Group bei mehr Bank Groups höher, aber das ändert ja die Anzahl der Clock Cycles nicht.

Und die Wahrscheinlichkeit ist ja nur höher weil eben mehr Bank Groups vorhanden sind. x8 statt x16 -> mehr Banks -> mehr Bank Groups.

Das heißt doch, dass die schlechteren Timings mit X16 Chips öfter zum Einsatz kommen....und darin liegt doch der Grundsätzliche Nachteil dieser Chips....oder täusche ich mich da?

Jein, hätten die 8GB DDR5 Riegel statt 16Gbit x16 bspw. 8Gbit x16 Chips, wären es insgesamt acht Chips und (insgesamt, weil wäre Dual Rank) vier (!) Bank Groups á 2 Banks.

Es betrifft also eigentlich nur 16Gbit x16 Chips bzw. 8GB Riegel, das Problem dabei ist aber dass es bei DDR5 (aktuell, im Consumer Bereich) keine 8Gbit bzw. 1GB Chips gibt und vermutlich auch nie geben wird. Technisch gibt es die natürlich schon.

 

[h00bi]

Naja, er hat geschrieben 16Gbit Chip als 1Gx16, dass das 16bit sind ist mir klar, aber 1G steht doch für 1GB?

16Gbit sind aber 2GB?

Stells dir als großes Regal bzw. als Setzkasten vor.
Ein 16Gbit Chip hat in der Summe 16 Milliarden Kästchen.
Ob du diese Kästchen nun als 1 Millarde längs und 16 quer anordnest (1Gx16) oder als 2 Millarden längs und 8 quer (2Gx8) anordnest, spielt für die Gesamtzahl keine Rolle. Auch denkbar wäre 4 Millarden längs und 4 quer (4Gx4 für Server). Sind alles 16Gbit Chips.

Bei 8 Gbit Chips dann entsprechend 8 Milliarden Kästchen, angeordnet als:
512 Millonen längs und 16 quer (512Mx16) oder
1 Millarden längs und 8 quer (1Gx8) oder
2 Millarden längs und 4 quer (2Gx4)

1G steht primär mal für 1 Giga.... von was auch immer.

 

[Drewkev]

@h00bi
Hm, ich hab das immer als Kapazität pro Chip x bit (Anbindung) interpretiert und da das in der Gegenrechnung auch aufgegangen ist - ein Beispiel - habe ich mir keine näheren Gedanken darüber gemacht.

Danke für die Aufklärung.

 

[Baal Netbeck]

Nicht Bank, Bank Group.

Flüchtigkeitsfehler...ist korrigiert...danke

Natürlich ist die Wahrscheinlichkeit von Different Group statt Same Group bei mehr Bank Groups höher, aber das ändert ja die Anzahl der Clock Cycles nicht.

Ich verstehe die Aussage nicht. Welche Clock Cycles meist du genau?
Ob der Chip 4 oder 8 Bankgroups hat, ändert nicht unbedingt was daran wie viele Cycles es bei same oder different Bankgroup dauert bis aufeinanderfolgende Daten ankommen.

Aber das war aus meiner Sicht doch gar kein Thema?

Und die Wahrscheinlichkeit ist ja nur höher weil eben mehr Bank Groups vorhanden sind.

Ja und das macht im Mittel einen Leistungsunterschied.

-> mehr Banks -> mehr Bank Groups.

Das sehe ich nicht.....eher andersherum mehr Bank Groups für x4 und x8 angebundene Chips(weniger für x16) .....und für 8Gb 2 Banks pro Bankgroup und für 16Gb 4 Banks pro Bankgroup.

Also deiner Dokumentation von Micron zu entnehmen.

Was ich nicht weiß, ob man die Anzahl der Bankgroups pro Chip oder pro Rank betrachten muss.
Aber auch da wären ja 8 x8Chip mit 64 Bankgroups deutlich über 4 x16Chips mit nur 16 Bankgroups.
Was dann die Wahrscheinlichkeiten zu 0,16% und 0,63% ändern würde und ich glauben nicht, dass das für die Leistung relevant wäre.....dann könnte man die same Bankgroup Timings auch ignorieren.

Jein, hätten die 8GB DDR5 Riegel statt 16Gbit x16 bspw. 8Gbit x16 Chips, wären es insgesamt acht Chips und (insgesamt, weil wäre Dual Rank) vier (!) Bank Groups á 2 Banks.

Hier verlierst du mich wieder.

Ich habe mich mit dem Angebot an DDR5 noch nicht so beschäftigt.
Bei DDR4 wären zwei 8GB Riegel....einmal mit vier 16GBit x16 Chips und einmal mit acht 8GBit x8 Chips....beides single ranked....aber der mit den vier Chips läuft langsamer weil es öfter same Bankgoup Operationen gibt.
Unterschiedlichen Takt oder unterschiedliche Timings ausgenommen.

Deshalb sollte man alles mit nur 4 Ramchips meiden.

Es betrifft also eigentlich nur 16Gbit x16 Chips, das Problem dabei ist aber dass es bei DDR5 (aktuell, im Consumer Bereich) keine 8Gbit bzw. 1GB Chips gibt und vermutlich auch nie geben wird. Technisch gibt es die natürlich schon.

Ja, dann verstehe ich das richtig, dass es bei DDR5 nur 8GB Riegel gibt, die single ranked mit vier 16Gbit x16 Chips versehen sind.

Ich war davon ausgegangen, dass man dann für 16GB Riegel acht 16GBit x8 Chips bekommt, die ebenfalls single ranked sind.
Sofern man das als single ranked betrachten kann, wenn der 64Bit Bus zweigeteilt ist.
Also von mir aus haben beide 2 Ranks a 32Bit.

Aber stimmt meine Annahme, dass es weiterhin wie DDR4 läuft und man schlicht Riegel mit 4 Chips meiden soll.

Ergänzung (18. August 2022)

Oder anders gefragt...wie ist deine Terminologie zu den Ranks bei DDR5?

Da der Bus in 2x32 aufgeteilt ist, ist dann eine Konfiguration, die jedem Datenpin nur einen Chip anvertraut single ranked oder dual ranked?

 

[Drewkev]

Aber das war aus meiner Sicht doch gar kein Thema?

Naja doch, weil ich meinte dass es dabei keine Rolle spielt ob x8 oder x16 und du meintest daraufhin "Das sehe ich nicht so". Oder habe ich dich falsch verstanden?

Das sehe ich nicht.....eher andersherum mehr Bank Groups für x4 und x8 angebundene Chips(weniger für x16) .....und für 8Gb 2 Banks pro Bankgroup und für 16Gb 4 Banks pro Bankgroup.

Ja allgemein bzw. was technisch möglich ist, aber ein 8GB DDR5 Riegel mit x8 Chips hat mehr Chips als ein 8GB Riegel mit x16 Chips und somit auch mehr Bank Groups.

Acht gegen vier Chips, vier gegen einer Bank Groups ausgehend der Micron Dokumentation.

Die Anbindung spielt zwar dabei keine Rolle (siehe Doku von Mikron, bei 16Gbit immer 4 Banks pro Gruppe egal ob x4/x8/x16 und bei 8Gbit Chips immer 2 Banks pro Gruppe) aber du hast ja alleine schon mehr Chips weil du die 64bit füllen müsst, sich damit die Kapazität der einzelnen Chips ändert und somit auch die Anzahl der Banks pro Gruppe.

Was ich nicht weiß, ob man die Anzahl der Bankgroups pro Chip oder pro Rank betrachten muss.
Aber auch da wären ja 8 x8Chip mit 64 Bankgroups deutlich über 4 x16Chips mit nur 16 Bankgroups.
Was dann die Wahrscheinlichkeiten zu 0,16% und 0,63% ändern würde und ich glauben nicht, dass das für die Leistung relevant wäre.....dann könnte man die same Bankgroup Timings auch ignorieren.

Ohne Kapazität der Chips kann man das so nicht sagen, die entscheidet nämlich wie viele Banks eine Gruppe zusammenfasst, siehe oben.

Deshalb sollte man alles mit nur 4 Ramchips meiden.

Genau, das ist bei DDR5 ebenfalls der Fall. Die aktuellen 8GB DDR4 Riegel haben ja alle 8Gbit x8 Chips und somit insgesamt 8 Chips was ich weiß, wie viele Gruppen das sind müsste ich ehrlich gesagt nachschauen.

Ja, dann verstehe ich das richtig, dass es bei DDR5 nur 8GB Riegel gibt, die single ranked mit vier 16Gbit x16 Chips versehen sind.

Richtig.

Ich war davon ausgegangen, dass man dann für 16GB Riegel acht 16GBit x8 Chips bekommt, die ebenfalls single ranked sind.

Ist auch der Fall.

Sofern man das als single ranked betrachten kann, wenn der 64Bit Bus zweigeteilt ist.

Ja, ist immer noch Single-Rank. Und das ist auch übrigens kein Dual-Channel da immer noch nur ein Speichercontroller am Arbeiten und ein Speicherkanal belegt ist. Die beiden IMCs haben halt jetzt jeweils zwei CABs die gleichzeitig arbeiten können.

Man kann dadurch auch bei einem Riegel gleichzeitig lesen und schreiben, aber dann jeweils über einen 32bit statt 64bit Kanal.

Aber stimmt meine Annahme, dass es weiterhin wie DDR4 läuft und man schlicht RIegel mit 4 Chips meiden soll.

Die gibt es doch gar nicht (mehr), oder?

Prinzipiell kann man schon 8GB DDR5 Riegel kaufen, aber einerseits ist deren OC-Potenzial grottig und andererseits will man ja eine Steigerung zu DDR4. Die hätte man zwar mit zwei 8GB Riegeln in Benchmarks wenn es um die Bandbreite geht, aber nicht wirklich beim zocken und die Latenz ist auch bescheiden.

Da wäre es sogar schlauer erstmal einen 16GB DDR5 Riegel zu kaufen und später einen zweiten nachzurüsten. Bei DDR4 ist es anders, da würde man lieber ein erstes 16GB Kit und später ein zweites 16GB Kit kaufen.

 

[Baal Netbeck]

Danke, damit sind alle meine Fragen geklärt.

Die gibt es doch gar nicht (mehr), oder?

Hoffentlich selten.

Ich habe Mal ein paar Reviews auf Notebookcheck durchgeguckt, da die auch meist das Innere zeigen und bin z.B. bei diesem Dell inspirion 15 fünfig geworden.
https://www.notebookcheck.com/filea...505-PXHPW/Dell_Inspiron_15_3505_Innereien.jpg

Da sieht man, dass der 8GB so dimm DDR4 Riegel nur einseitig bestückt ist und aufgrund der Lötstellen sieht man, dass die andere Seite nur 4 Chips beherbergt.

Oft kann man es leider nicht sagen, da man zwar 4 Chips sieht, aber nicht weiß, ob das single oder double sided Ram ist.

 

[h00bi]

Mir wären bei den 3 Großen gar keine 8Gbit DDR5 Chips bekannt, ich glaube die bauen erst ab 16Gbit und demnächst mit 24Gbit.... Das wird lustig für die Endkundenverwirrung

Heißt: 8GB DDR5 mit Chips von einem der 3 großen Hersteller sind immer single Rank x16 mit 4 Chips.

In der bisherigen Dokumentation der JEDEC und folglich auch der Hersteller ist 2*32bit sprachlich weiterhin Single Rank bzw. 1R.

 

[unins002]

In der bisherigen Dokumentation der JEDEC und folglich auch der Hersteller ist 2*32bit sprachlich weiterhin Single Rank bzw. 1R.

Was haben die Sub-Channels mit den Ranks zu tun?

 

[h00bi]

nichts. Es wurde aber danach gefragt.

 

[unins002]

Wo? Wenn dann wurden die Sub-Channels mit Dual-Channel in Verbindung gebracht weil es das nicht ist, was aber viele denken.

 

[RotaxRacing]

Ist aber auch eine Frechheit von Lenovo einfach schnellere und langsamere RAM-Riegel je nach Lust und Laune zu verbauen...

 

[DarkSoul]

Eigentlich nicht: Wenn die Specs des Notebooks/PCs erfüllt werden und ein Teil schneller ist, kann man das später zum eigenen Vorteil nutzen.