News Ryzen 3000: Asus macht 35 Mainboards fit für neue AMD-Prozessoren

[Postman]

Wie viele Leute kaufen sich wohl für eine gleiche Mainboard Generation zwei CPUs einer kurzen Releasefolge?

Bis die erste CPU veraltet ist macht das Mainboard entweder schon die Grätsche oder ist generell das minimale Upgrade von der ersten auf die zweite CPU marginal gering und somit fragwürdig.

Und wer gleich die neuere zweite CPU kauft den interessiert doch gleich eine ganz neue Mainboard Generation als etwas älteres per Upgrade aus dem alten Lagerbestand zu nehmen.

Die Euphorie besteht also rein auf dem Papier oder aus Umweltgründen, auch wenn der AMD Wille löblich ist.

 

[MK one]

ach Unsinn , dadurch das die neue CPU auf das alte Board passt , kann man ein reines CPU Upgrade machen und die neue CPU sofort nutzen , man braucht sich nicht gleich ein neues Board kaufen das zu Anfang eh noch 30 - 40 Euro teurer ist als nach 3 Monaten , davon abgesehen kommen die günstigeren B550 Boards eh erst in Dezember, deren Features allerdings noch nicht bekannt sind .
Zudem steht auch noch im Raum ob nicht der erste PCIe Slot auch bei der 300 er / 400er Serie 4.0 erhält , bei den meisten Boards wäre das zumindest technisch möglich

 

[Baal Netbeck]

Und wer gleich die neuere zweite CPU kauft den interessiert doch gleich eine ganz neue Mainboard Generation als etwas älteres per Upgrade aus dem alten Lagerbestand zu nehmen.

Da es hier ja sogar drei Generationen sind, kann man ja auch von 1st Gen auf 3rd Gen wechseln....das werde ich wohl mit meinem crosshair VI so machen.

Aber natürlich hat man dann eine CPU übrig....ich werde Mal gucken, ob ich für die ein günstiges Mainboard kaufe um die weiter zu verwenden, oder ob die neue CPU dann doch ein neues Board bekommt.

Die Vorteile kommen also nur selten zum Tragen

Trotzdem ist die Flexibilität schön...da kann man auch CPUs im gleichen Mainboard testen ohne gleich alles neu aufzubauen.

Es hat zumindest keine Nachteile für den Kunden

 

[Rock Lee]

@GERmaximus

Dann wirst du von Holt bald in die AMD-Fanboy-Guerilla Gruppe verfrachtet. Du wurdest hiermit gewarnt.

Da bin ich auch drin. Weiss zwar nicht wieso, aber gut. Als Guerilla Marketing Bot hat man es auch nicht leicht.

Zum Thema: Das x470 Prime von meiner Freundin ist auch dabei, aber mit dem 2700x hat dieser PC von insgesamt 3 PCs hier im Haushalt die geringste Priorität.
Mal sehen was die x570 Boards so bringen, aber am Ende wird wohl ein Asus oder Asrock.

 

[Martinfrost2003]

Was ist eigentlich von den Gerüchten von "DasMonty" zu halten, das die neuen Ryzen CPU´s über 40 PCIe Lanes verfügen sollen. Das war mir bis jetzt vollkommen neu. Auch deshalb, weil ich hier auf Computerbase davon noch nichts gelesen habe. Kann aber auch sein, das ich es bisher nur überlesen habe.

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Ist das nur ein Laberkopf oder ist da was dran?
Das müsste sich dann doch auch auf die Ausstattung der kommenden X570 Boards auswirken.

 

[MK one]

Ist das nur ein Laberkopf oder ist da was dran?
Das müsste sich dann doch auch auf die Ausstattung der kommenden X570 Boards auswirken.

Jaein , es ist ein Gerücht einer Chinesischen Website BiliBili oder so ähnlich , bei Compubase hat man das mit den 40 PCIe Lanes weggelassen , ich glaube da auch nicht daran , jedoch an 20 + 4 PCIe 4.0 Lanes , was jedoch von der Bandbreite 40 mal 3.0 entspricht und 8 mal 3.0 Anbindung an den Chipsatz ...
Schon die üppige Anbindung an den Chipsatz ermöglicht da Problemlos eine Nvme und 10 Gbit Lan , viele Sata und viele USB2 Gen2
https://www.techpowerup.com/255008/amd-x570-chipset-to-feature-40-pcie-4-0-lanes

Entspräche das Gerücht der Wahrheit würde das X570 Board mehr Bandbreite besitzen als die derzeitige TR Boards mit ihren 60 + 4 Lanes ... , und das währe der Hammer ...

 

[Heschel]

Wie viele Leute kaufen sich wohl für eine gleiche Mainboard Generation zwei CPUs einer kurzen Releasefolge?

Wieviele haben von einem 7700k auf einen 8700k/9900k gewechselt? Wo Anfang 2017 hier viele noch mit einem 7700k rumgelaufen sind, sind jetzt mit einem 8700k/8086k/9900k unterwegs und wieviele Generationen sind DAS? Die künstiliche Inkompatibilität der Z270 war ja der Grund, weshalb man diese mitverkaufen musste.....

Ach ja, zu den Personen:

Vielleicht weil einigen die Leistung eines 1600(X)/2600(X) vollkommen ausreicht, die aber später vielleicht doch umrüsten müssen, weil die Leistung der CPU nicht ausreicht? Dann braucht man wenigstens nicht das Mainboard zu wechseln - nur die CPU.

Wie oft liest man hier bei "Kaufberatung": "auf was kann ich umrüsten."?
Und gerade von Zen(+) auf Zen2 gibt es einen Sprung nach vorne - mit Leistung und Leistungsaufnahme der CPU. Und dafür braucht man nicht gerade alles neu zu kaufen.

Und wer gleich die neuere zweite CPU kauft den interessiert doch gleich eine ganz neue Mainboard Generation als etwas älteres per Upgrade aus dem alten Lagerbestand zu nehmen.

Vielleicht weil die Top-Modelle der früheren Generation günstig werden und paar Features haben (Bios-Update ohne eine CPU zu brauchen), die es nur bei den Top Modellen der neueren Boards gibt (die aber auch teurer sind)?

 

[Skynet7]

Ich denk auch das ich mein Crosshair VI Extreme mit Ryzen 3000 erstmal behalten werde.
Mal abwarten was da so an High-End Boards kommt...

Desweitern ist, wie mir scheint der X570 nicht ganz so stromsparend wie der 370/470er. Was vermutlich an der PCIe 4.0 Anbindung und dem Vermutlich integrierten PCIe Switch liegt. Der jetzt endlich was Anschlussflexibilität angeht mit Intel gleichzieht und eine Menge mehr an Möglichkeiten wie zB. mehr als drei M.2 SSD gleichzeitig mit vollen Lanes ermöglicht. Wir werden sehen...

 

[MK one]

https://wccftech.com/amd-ryzen-3000-cpus-7nm-zen-2-first-epyc-rome-q3-2019-launch/
One of the key upgrades for Zen 2 is the doubling of the core density which means we are now looking at 2x the core count for each core complex (CCX).

hmm heißt dann wohl jeder CCX hat 8 Kerne ? = 32 MB Cache pro CCX ? = jedes Chiplet ein CCX ?

 

[aldaric]

Damit würde dann auch die Inter-CCX Kommunikation zwischen DIE's beim 8-Core Ryzen wegfallen.

 

[Baal Netbeck]

hmm heißt dann wohl jeder CCX hat 8 Kerne ? = 32 MB Cache pro CCX ? = jedes Chiplet ein CCX ?

Das fände ich sehr komisch.....Da würden sie ja die ganze ursprüngliche Architektur umwerfen.....wenn es gehen würde hätte ich natürlich nichts dagegen.....glauben tue ich es nicht.

 

[Heschel]

Das fände ich sehr komisch.....Da würden sie ja die ganze ursprüngliche Architektur umwerfen.....wenn es gehen würde hätte ich natürlich nichts dagegen.....glauben tue ich es nicht.

So komisch ist es nicht.

https://wccftech.com/amd-zen-2-7nm-cpu-architecture-epyc-rome-and-ryzen-official/

AMD confirmed that the EPYC Rome series server processors would make use of eight 7nm CPU chiplets which will be connected to a large I/O die.

One of the key upgrades for Zen 2 is the doubling of the core density which means we are now looking at 2x the core count for each core complex (CCX).

 

[Iceberg87]

https://wccftech.com/amd-ryzen-3000-cpus-7nm-zen-2-first-epyc-rome-q3-2019-launch/
One of the key upgrades for Zen 2 is the doubling of the core density which means we are now looking at 2x the core count for each core complex.


hmm heißt dann wohl jeder CCX hat 8 Kerne ? = 32 MB Cache pro CCX ? = jedes Chiplet ein CCX ?

Wenn das wahr wăre, dann wärs der Hammer. Ich glaube aber das schon letztes Jahr im Sommer auf Toms Hardware gelesen zu haben. AMD schweigt sich ja zu diesem Thema nach wie vor aus. Wär natürlich toll für die Latenzen - vor allem bei nur einem Chiplet (bzw. CCX). Wobei es dann ohnehin aufs selbe rauskommt.

Das fände ich sehr komisch.....Da würden sie ja die ganze ursprüngliche Architektur umwerfen.....wenn es gehen würde hätte ich natürlich nichts dagegen.....glauben tue ich es nicht.

Ganz glauben tu ichs auch nicht. Aber die ganze Architektur umwerfen, so wie du es ausdrückst halte ich für übertrieben. Wär in meinen Augen eher eine Erweiterung der bestehenden Architektur.

Um ein - zugegeben etwas schlechtes Vergleichsbeispiel zu nennen. Aus einem Phenom 2 X4 (Deneb-Kern) konnte AMD später noch einen Phenom 2 X6 zaubern 😆. Die Architekur (K10) war aber immer noch diesselbe. Intel macht mit Comet Lake Ende des Jahres dasselbe 😆.

Aber zurück zu Zen2 und den 8 Cores/CCX. Was mich stutzig bei der Sache macht ist, warum man das ganze dann nicht bei Zen1 so gemacht hat.

Wie dem aber auch sei: Die ganze Latenzfrage (Kommunikation zwischen den CCX/Cores/IF mit dem I/O-Chip) ist für mich die spannenste Frage überhaupt. Dort entscheidet sich m. M. n. wie gut Zen2 zum Schluß wirklich werden wird 😉.

BTW: Dein Avatar gefällt mir 😆. Muß da immer an Gothic 1 denken. Eines meiner ersten Computerspiele😎.

Lg,

Ice

 

[aldaric]

Wär natürlich toll für die Latenzen - vor allem bei nur einem Chiplet (bzw. CCX). Wobei es dann ohnehin aufs selbe rauskommt.

Das Thema wurde aber auch immer heißer gekocht, als es nötig war.

Es gab ja einige Seiten die sich dieser "Problematik" angenommen hatten. Dort wurden mehrere Benchmarks erstellt mit einem CCX (einer deaktiviert) gegenüber 2 CCX. In Spielen hat das in der Regel nicht wirklich viel ausgemacht, wir sprechen da von 1-3% was messbar, aber nicht spürbar war.

Viel wichtiger waren die generellen Latenzen. Diese wurden mit Zen+ schon verbessert, was zu spürbar mehr Performance in Spielen führte, obwohl sich die IPC nicht wirklich geändert hat.

 

[Baal Netbeck]

Ganz glauben tu ichs auch nicht. Aber die ganze Architektur umwerfen, so wie du es ausdrückst halte ich für übertrieben. Wär in meinen Augen eher eine Erweiterung der bestehenden Architektur.

Unmöglich zu machen ist es natürlich nicht, aber bis jetzt war alles bei zen auf die CCX ausgelegt.
Die 8MB geteilter L3 hatten sehr kuze Latenzen innerhalb und größere zum anderen CCX.

Wenn wir jetzt doppelten Cache bekommen, wird tendenziell die Latenz in einem CCX schlechter.
Denn größere Speicherbereiche haben schlechere Zugriffszeiten.
Ich bin da kein Profi, aber man kann den Cache in mehrere Teile einteilen...dann entschärft man dieses Problem, aber die Ausnutzung wird schlechter, weil zum Zeitpunkt des Speicherns nicht so genau klar ist, ob in anderen Teilen noch Platz wäre.

mit nur einem CCX müssten sie vom geteilten L3 Cache weggehen oder hätten statt geteilten 8MB nun geteilte 32MB.
Und das würde mich schon überraschen.....denn Cachemengen und ihre Aufteilung is ja ein Optimierungsproblem, das bei zen bis jetzt ganz gut funktioniert hat....jetzt mit zen2 den geteilten Cache zu vervierfachen kommt mir halt unwahrscheilich vor.

Ergänzung (2. Mai 2019)

Es gab ja einige Seiten die sich dieser "Problematik" angenommen hatten. Dort wurden mehrere Benchmarks erstellt mit einem CCX (einer deaktiviert) gegenüber 2 CCX. In Spielen hat das in der Regel nicht wirklich viel ausgemacht, wir sprechen da von 1-3% was messbar, aber nicht spürbar war.

Ich hatte da ja auch Tests zu versucht....allerdings ist das schwer zu klären, da man mit 4+0 ja auch den halben L3 Cache ungenutzt lässt.

Bei mir hat das dazu geführt, dass 2+2 in einigen Spielen gerade mit niedrigem Ramtakt(2133) besser war.

Eigentlich würde man erwarten, dass der hohe Ramtakt(3200) bei 2+2 besonders profitiert, weil ja die Kommunikation zwischen den CCX 50% schneller gehen sollte.

Und in manchen Spielen war das auch leicht der Fall, aber in anderen passierte halt das Gegenteil, was ich damit erkläre, dass 4+0 wegen dem halben L3 Cache mehr Ramzugriffe machen muss und bei 2133MHz besonders benachteiligt ist.

Um es genau zu testen, hätte ich eine kleinen Ryzen kaufen müssen, der 2+2 aber mit halbem L3 Cache hat....die kosteten aber zu viel um sie nur für diesen Test zu kaufen.

 

[MK one]

Und das würde mich schon überraschen.....denn Cachemengen und ihre Aufteilung is ja ein Optimierungsproblem, das bei zen bis jetzt ganz gut funktioniert hat....jetzt mit zen2 den geteilten Cache zu vervierfachen kommt mir halt unwahrscheilich vor.

bisher 2 CCX a 8 MB =16 MB
künftig 1 CCX a 32 MB = 32 MB , in der Gesamsumme wird der L3 verdoppelt , nicht vervierfacht

APU s bisher 1 CCX mit bis zu 4 Kernen
APU künftig 1 CCX mit bis zu 8 Kernen ?

Es hätte schon was für sich , nur weis ich nicht ob es machbar ist 8 Kerne zu einem CCX zu verkoppeln

 

[Baal Netbeck]

in der Gesamsumme wird der L3 verdoppelt , nicht vervierfacht

Der geteilte Cache vervierfacht sich ....vorher hat sich ein CCX auf 8MB gestürzt...jetzt wären es die vollen 32MB

 

[Iceberg87]

@Baal Netbeck

Danke dir für deine Einschätzung der Dinge 😉.

Und ja, ich bin auch kein Profi was die tieferen Zusammenhänge eines Prozessors betrifft. Ist ja alles mit Spekulationen verbunden - aber dafür ist so ein Forum ja auch da.

Dein Einwand mit den längeren Latenzen bei größeren CCX (bzw. Chiplets) leuchtet mir ein 😉. Aber dennoch: Mein gesunder Menschenverstand sagt mir, daß 1x16MB L3-Cache besser sein müßten als 2 x 8 MB. Um einmal zunächest bei der Zen1-Architektur zu bleiben. Wenn Zen1 von Haus aus 1 x 16 MB L1 Cache gehabt hätte, dann wärs ja so wie bei Intel eine monolithische Architektur gewesen. Also kein "Klebedesign" wie es hier so oft genannt wird. Ich vermute, daß sich AMD unter anderem für diesen Weg entschieden hat um möglichst kostengünstig alle Segmente (Notebook, Desktop, Server) bedienen zu können. Ein CCX mit 4 Kernen ermöglichte AMD ja auch APU's für Notebooks und Desktops herzustellen.

Meiner Meinung nach war das auch ein genialer Schachzug 😉. Für Intel wärs angesichts der enormen finanziellen Mittel zukünftig ein leichtes zweigleisig zu fahren. Monolithisches Design für NB und Desktop - "Klebedesign" für Server - um es mal salopp auszudrücken. Intels Mesh-Technologie geht ja auch schon etwas in diese Richtung.

Aber zurück zu Zen2. Eine Verdoppelung des L3-Cache scheint ja schon so gut wie sicher zu sein. Und 32MB pro Chiplet (bzw. CCX) sind in der Tat wirklich viel. Aber auch hier würde ich annehmen, daß es von der Gesamtperformance besser ist als 2 x 16MB. Ganz einfach weil die Kerne innerhalb eines Chiplets (bzw. CCX) ohne Umwege kommunizieren können 😉.

Aber wie @MK one schon richtig angemerkt hat ist die Frage halt, ob sich das in der Praxis auch so realisieren läßt. Und vor allem: Sollte ein CCX wirklich acht Kerne beinhalten dann könnte man daraus auch ne klasse APU basteln 😉.

 

[kisser]

. Aber dennoch: Mein gesunder Menschenverstand sagt mir, daß 1x16MB L3-Cache besser sein müßten als 2 x 8 MB.

Nicht unbedingt. Mit der Größe des Caches steigt ggf. der Verwaltungsaufwand, d.h. der Cache wird langsamer.
Sonst würde man ja nicht heutzutage 3-stufige Caches unterschiedlicher Größe (L1 - L3) nutzen

 

[MK one]

welcher Verwaltungsaufwand ??? ein größerer L3 Cache kann lediglich mehr Daten bevorraten , und die L1 -L3 Caches haben mit den Latenz zu tun , der L1 ist der Schnellste mit der geringsten Latenz jedoch an seine Kern gebunden zu dem er gehört , der L3 ist der langsamste , dafür können alle Kerne drauf zugreifen ...

https://www.elektronik-kompendium.de/sites/com/0309291.htm

Damit der Prozessor nicht jeden Programm-Befehl einzeln aus dem langsamen Arbeitsspeicher holen muss, wird gleich ein ganzer Befehls- bzw. Datenblock vom Arbeitsspeicher in den Cache geladen. Die Wahrscheinlichkeit, dass die nachfolgenden Programmbefehle im Cache liegen, ist relativ hoch. Erst wenn alle Programm-Befehle abgearbeitet sind oder ein Sprungbefehl zu einer Sprungadresse außerhalb des Caches führt, dann muss der Prozessor erneut auf den Arbeitsspeicher zugreifen. Deshalb sollte der Cache möglichst groß sein, damit der Prozessor die Programm-Befehle ohne Wartezeit hintereinander ausführen kann.

Der Ryzen 3xxx 12C/16C wird 64 MB L3 Cache bekommen , damit kann er 4 mal mehr Daten / Befehle Cachen als ein 9900K mit seinen 16 MB .....
Da die Sprungvorhersage verbessert wurde ( aber eigentlich steht das immer mit dabei ... ) sollte es beim Ryzen 3xxx selterner dazu kommen das er aus dem Arbeitsspeicher nachladen muß als ein 9900K ....