News Neue Fertigungsstufe: 1z-nm-DRAM-Chips nun auch von SK Hynix

[Volker]

Als einer der drei größten Speicherhersteller auf dem Markt hat nun auch SK Hynix seinen nächsten Fertigungsschritt in der DRAM-Technologie fertiggestellt. Der in der Branche als „1z nm“ bezeichnete Schritt folgt auf die aktuellen Verfahren 1x und 1y und soll Boni in vielen Bereichen bieten.

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[Retsam-Master]

Ist bestimmt das gleiche wie 1y.2 2x2

 

[SaschaHa]

Wer außer mir träumt noch von (Low Latency) HBM2/3 innerhalb der CPU als RAM-Ersatz?

 

[shortex]

Marketing ? liest ich halt erstmal wirklich wie 1nm

 

[k0ntr]

Achso... der gleiche Müll wie bei USB 3.0 here we go again.

 

[Tzk]

@Volker
In welchen Verfahren werden denn die derzeit beliebten Micron E, Samsung B-Die und die kommenden Samsung A-Die gefertigt? Das wäre zum Einordnen der Verfahren nicht schlecht zu wissen

Ich tippe bei Samsung: B-die in 1x, M-Die in 1y und A-Die in 1z. Ist das korrekt?

 

[ZeXes]

Wer außer mir träumt noch von (Low Latency) HBM2/3 innerhalb der CPU als RAM-Ersatz?

Wer weiß was in den nächsten 4 Jahren mit HBM3/4 passieren wird...

 

[Wattwanderer]

Wer außer mir träumt noch von (Low Latency) HBM2/3 innerhalb der CPU als RAM-Ersatz?

Wenn man mit 48 KB RAM angefangen hat wundert man sich angesichts CPU Cache in MB Bereich sowieso warum man noch RAM braucht.

Wer weiss? Sollte Optane wirklich jemals einen Durchbruch erleben, dann wären die Tage für RAM gezählt.

Daher, lieber ganz weg als ersetzt.

Andererseits, wenn man sich die SoCs anschaut wo man alles reinpackt bleiben RAMs immer noch außen vor...

 

[smalM]

"Der in der Branche als „1z nm“ bezeichnete Schritt folgt auf die aktuellen Verfahren 1x und 1y"

Mit der Bezeichnung wird eigentlich üblicherweise der Gate-Half-Pitch angegeben. Und ebenso ist es schon lange üblich mit x, y, und z nur jeweils einen Wertebereich zu umfassen, das ist alles nicht neu.

 

[heulendoch]

Wenn man mit 48 KB RAM angefangen hat wundert man sich angesichts CPU Cache in MB Bereich sowieso warum man noch RAM braucht.

 

[LukS]

@heulendoch
Hab ich mir auch gedacht.

Ich glaub der Herr Wattwanderer hat keine Ahnung von Integrierten Schaltungen, Mikroarchitektur und noch weniger Ahnung von Programmabläufen. Sonst kann ich mir eine solche Aussage nicht erklären.

 

[Rickmer]

Wer außer mir träumt noch von (Low Latency) HBM2/3 innerhalb der CPU als RAM-Ersatz?

Eher denn RAM-Ersatz (welches verdammt teuer wäre für genügend Kapazität) stelle ich mir 4-8GB HBM erstmal als RAM-Ergänzung als L4 Cache vor... so wird's ja auch bei einigen aktuellen APUs eingesetzt.

Die Latenz dürfte ja gegenüber RAM trotzdem erheblich geringer sein.

 

[smalM]

Die Latenz dürfte ja gegenüber RAM trotzdem erheblich geringer sein.

Nö. Die Latenz hängt hauptsächlich direkt an den RAM-Bänken und an deren Geschwindigkeit hat sich seit vielen Jahren praktisch nichts mehr getan. Deswegen klettern ja auch mit jeder Taktsteigerung auf dem Datenbus die Latenzen in Taktzyklen ausgedrückt mit nach oben.

 

[Rickmer]

Die Latenz hängt hauptsächlich direkt an den RAM-Bänken und an deren Geschwindigkeit hat sich seit vielen Jahren praktisch nichts mehr getan.

Genau deshalb sollte ja ein HBM Cache der zwar nicht auf der CPU aber zumindest auf dem Package mit drauf ist erheblich schneller sein von den Latenzen... oder habe ich da jetzt was falsch im Kopf?

 

[Karl S.]

Aha das Verfahren "1x" und "1y" also. Schön das die auch gerne Pokemon spielen.

 

[Spike Py]

Marketing ? liest ich halt erstmal wirklich wie 1nm

Finde ich nicht. Ich verstehe das eher als 1?, wobei ? ein Zeichen ist (wie eine Bash-Wildcard), das für eine Ziffer steht. Dabei gilt jedoch, dass x > y > z.

Ergänzung (21. Oktober 2019)

Wenn man mit 48 KB RAM angefangen hat wundert man sich angesichts CPU Cache in MB Bereich sowieso warum man noch RAM braucht.

Wer weiss? Sollte Optane wirklich jemals einen Durchbruch erleben, dann wären die Tage für RAM gezählt.

Daher, lieber ganz weg als ersetzt.

Andererseits, wenn man sich die SoCs anschaut wo man alles reinpackt bleiben RAMs immer noch außen vor...

Ist die Optane nicht im Performance-Bereich zwischen RAM und SSD? Also ich glaube ich würde meinen RAM nicht gegen Optane tauschen wollen, das würde es eher langsamer machen.

Nach kurzer Recherche hab ich was von sequentiellem lesen bei max 3 GB/s gefunden ... sowas würde ich niemals gegen meinen RAM tauschen, der ca. 50 GB/s schafft.

 

[smalM]

Genau deshalb sollte ja ein HBM Cache der zwar nicht auf der CPU aber zumindest auf dem Package mit drauf ist erheblich schneller sein von den Latenzen... oder habe ich da jetzt was falsch im Kopf?

Die Latenz in der Speicherbank bleibt davon unberührt. HBM wurde erfunden um die Speicherbandbreite zu erhöhen, nicht um die Latenz zu verringern.

Edit: Da @N0Thing die Latenz so leid tat, 'erniedrigen' durch 'verringern' ersetzt

 

[N0Thing]

[...] um die Latenz zu erniedrigen.

Die arme Latenz.

 

[Donnidonis]

@heulendoch
Hab ich mir auch gedacht.

Ich glaub der Herr Wattwanderer hat keine Ahnung von Integrierten Schaltungen, Mikroarchitektur und noch weniger Ahnung von Programmabläufen. Sonst kann ich mir eine solche Aussage nicht erklären.

Ich kann ihn sehr gut verstehen. Er will einfach darauf hinaus, dass ‚damals‘ sehr viel weniger für doch erstaunliches gereicht hat.

Und wenn du schon Mikroarchitektur etc ansprichst. Hast du schon einmal ein Mikrocontroller programmiert? Da gehen mit 512Byte RAM auch schon erstaunliche Sachen.

 

[Botcruscher]

Wer außer mir träumt noch von (Low Latency) HBM2/3 innerhalb der CPU als RAM-Ersatz?

So geringe Latenzen hat der nun auch wieder nicht. Zudem steht HBM ja eher für Bandbreite und davon ist genug da... Womöglich könnte man bei AMD per IF direkt was auf den Träger setzen.