Notiz AMD-Livestream: Am 10. November wird Zen 4 EPYC

[nighteeeeey]

Wenn letzteres zutreffen sollte, dann ist es ein schlechtes Wortspiel und die Überschrift mutet dadurch schlicht unvollständig an.

digga dein ernst xD

 

[Bob.Dig]

Jetzt können sie fürs RZ alles richtig machen, was ihnen auf dem Desktop nicht so recht gelungen ist.

 

[Salutos]

Was wäre das denn?

 

[Krautmaster]

Dafür gibt es die Threadripper mit hoher MHz Zahl

Wo? Hohe Kernzahl und hohen Takt bei wenig Threads, das brauch ich. Nicht irgend ein Sondermodell mit wenig Kernen und hohen Takt.

 

[iron-man]

@Salutos

Effizienz out of the box ?

 

[Krautmaster]

Was ist da denn das use case?!

Selber Use Case wie Performance und Effizienzkerne nebeneinander. Man peilt immer hohe Singlethread + Multithread Leistung an. Das eine muss das andere nicht ausschließen

 

[wern001]

Wo? Hohe Kernzahl und hohen Takt bei wenig Threads, das brauch ich. Nicht irgend ein Sondermodell mit wenig Kernen und hohen Takt.

Geanu das machen die Threadripper. Bin schon auf die 7000er Version gespannt. Mein TR 3970 tacktet bei wenigen Threads auf ca 4,4-4,5 GHz und allcore auf ca 4,1-4.2 GHz

 

[Shinsaja]

Intel ist doch schon tot im Server-Bereich, muss man die Leichte noch schänden?

Ich denke ja. Wenn AMD den Intelmove macht und die Kernsnzahl nicht erhöht, dann könnte Intel iwann vorbeiziehen. Bei Intel hat sich die Kernanzahl bis Zen 1 ja kaum erhöht.

 

[SaschaHa]

Wenn man bedenkt, wie viel Fläche aktuell der L3-Cache frisst, hat AMD noch sehr viel Potential, die Kernanzahl zu erhöhen, sofern es in Zukunft möglich sein wird, den Cache auf eine separate Ebene zu verschieben, ähnlich wie beim V-Cache. Dass man also nicht nur zwei weitere Layer an Cache auf den bereits vorhandenen Cache stapelt, sondern dass man den Cache gänzlich auf eine neue Ebene verschiebt, also auf oder unter die Kern-Architektur. So könnten im Optimalfall nicht nur rund 50% Platz freiwerden, was also die doppelte Kernanzahl ermöglichen würde, sondern die Latenz könnte auch geringer und die Bandbreite höher ausfallen, da der Cache eben nicht nur an einer Linie, sondern über eine Fläche und auf extrem kurzen Wegen angebunden werden könnte. Nur so eine Theorie von mir, aber ich bin mir sicher, dass man dahingehend bereits forscht.

 

[hans_meiser]

Wenn man bedenkt, wie viel Fläche aktuell der L3-Cache frisst, hat AMD noch sehr viel Potential, die Kernanzahl zu erhöhen, sofern es in Zukunft möglich sein wird, den Cache auf eine separate Ebene zu verschieben, ähnlich wie beim V-Cache. Dass man also nicht nur zwei weitere Layer an Cache auf den bereits vorhandenen Cache stapelt, sondern dass man den Cache gänzlich auf eine neue Ebene verschiebt, [...]

Ich habe keine Ahnung von der Materie, sonder was man so gelegentlich liest. Man hetzt ja gerne AMD wegen dem superdicken Heißblech auf den 7xxx. Ich glaube mal AMD hat die Kappe vom Zen4 nicht einfach dick gemacht um kompatibel zu sein mit AM4, ich glaube eher es läßt richtig schön Platz für einen super fetten 3D cache. Mal schauen was wird!

 

[CDLABSRadonP...]

Wenn man bedenkt, wie viel Fläche aktuell der L3-Cache frisst, hat AMD noch sehr viel Potential, die Kernanzahl zu erhöhen, sofern es in Zukunft möglich sein wird, den Cache auf eine separate Ebene zu verschieben, ähnlich wie beim V-Cache. Dass man also nicht nur zwei weitere Layer an Cache auf den bereits vorhandenen Cache stapelt, sondern dass man den Cache gänzlich auf eine neue Ebene verschiebt, also auf oder unter die Kern-Architektur. So könnten im Optimalfall nicht nur rund 50% Platz freiwerden, was also die doppelte Kernanzahl ermöglichen würde, sondern die Latenz könnte auch geringer und die Bandbreite höher ausfallen, da der Cache eben nicht nur an einer Linie, sondern über eine Fläche und auf extrem kurzen Wegen angebunden werden könnte. Nur so eine Theorie von mir, aber ich bin mir sicher, dass man dahingehend bereits forscht.

Auf jeden Fall wird in die Richtung geforscht. Navi 31 und Navi 32 stellen --- nach aktuellem Kenntnisstand --- ja ein Nebenprodukt solcher Forschung da: Der L3-Cache wird horizontal rausgeschmissen und dort dann (optional) vertikal gestapelt, um Platz (zurück-) zugewinnen und Yields zu verbessern.

Für den Stapelprozess Cache-On-Compute (wie du ihn beschreibst) wird wahrscheinlich zusätzlich das Projekt BacksidePowerDelivery gebraucht, vgl. z.B. hier: https://www.computerbase.de/2022-10...msung-setzt-ab-2-nm-auf-neue-stromversorgung/

 

[SavageSkull]

Dafür gibt es die Threadripper mit hoher MHz Zahl

Ich verfolge das nicht so richtig, das nicht mein Anwendungsfall, aber gibt es denn überhaupt einen aktuellen Threadripper? Ich meine die Plattform wurde doch auch eher stiefmütterlich ignoriert.

 

[wern001]

Ich verfolge das nicht so richtig, das nicht mein Anwendungsfall, aber gibt es denn überhaupt einen aktuellen Threadripper? Ich meine die Plattform wurde doch auch eher stiefmütterlich ignoriert.

mit dem 7000er sollte es wieder eine neue Generation geben. Die 5000er sind extrem schlecht, total überteuert und nur als Pro-Version zu bekommen. 6000er weiß ich jetzt aus dem stehgreif heraus nicht.

 

[AthlonXP]

dann kann es ja nicht mehr lange dauern bis der 7xxxer threadripper vor der tür steht, aber bei intel kommt und kommt nichts, hätte so gerne einen neuen xeon mal wieder gesehen ...

 

[ETI1120]

Auf jeden Fall wird in die Richtung geforscht. Navi 31 und Navi 32 stellen --- nach aktuellem Kenntnisstand --- ja ein Nebenprodukt solcher Forschung da: Der L3-Cache wird horizontal rausgeschmissen und dort dann (optional) vertikal gestapelt, um Platz (zurück-) zugewinnen und Yields zu verbessern.

Das ist nicht der Stand der Gerüchte. der L3-Cache ist auf dem Chiplet in einer Ebene mit GDDR-memory-PHY. Es gibt bei Navi 31 die Option auf eine zusätzliche Ebene.

Für den Stapelprozess Cache-On-Compute (wie du ihn beschreibst) wird wahrscheinlich zusätzlich das Projekt BacksidePowerDelivery gebraucht, vgl. z.B. hier: https://www.computerbase.de/2022-10...msung-setzt-ab-2-nm-auf-neue-stromversorgung/

Das hat nicht miteinander zu tun.

Dass man bisher keinen Cache auf active Elemente stapelt hat vor allem thermische Gründe und Beschränkungen der TSVs.

 

[CDLABSRadonP...]

Das ist nicht der Stand der Gerüchte. der L3-Cache ist auf dem Chiplet in einer Ebene mit GDDR-memory-PHY. Es gibt bei Navi 31 die Option auf eine zusätzliche Ebene.

Genau das habe ich doch auch geschrieben? Noch einmal klar präsentiert:

Der L3-Cache wird horizontal rausgeschmissen

Formulierung bei dir:
Der L3-Cache ist (...) auf einer Ebene mit GDDR-memory Phy

dort dann (optional) vertikal gestapelt

Formulierung bei dir:
Es gibt bei Navi 31 die Option auf eine zusätzliche Ebene.

Zum anderen Thema:

Dass man bisher keinen Cache auf active Elemente stapelt hat vor allem thermische Gründe und Beschränkungen der TSVs.

Das ist klar.

Das hat nicht miteinander zu tun.

Eine klare Trennung von Signal und Power sollte das ganze (sprich die Kombination zweier sehr unterschiedlichen Elemente) deutlich einfacher machen.

 

[ETI1120]

Genau das habe ich doch auch geschrieben? Noch einmal klar präsentiert:

Was Du geschrieben hast, ist nicht das was Du wohl gemeint hast.

Eine klare Trennung von Signal und Power sollte das ganze (sprich die Kombination zweier sehr unterschiedlichen Elemente) deutlich einfacher machen.

Die Backside Power Distribution ist erheblich aufwändiger als die bisher übliche Zuführung auf der aktiven Seite. Aber sie verspricht AFAIK eine bessere Ausnutzung der Die-Fläche.

 

[CDLABSRadonP...]

Was Du geschrieben hast, ist nicht das was Du wohl gemeint hast.

Weil es hier ja um etwas an der Grenze zwischen persönlicher Wahrnehmung und Außenwirkung geht, halte ich den Rest mal als Ich-Botschaften:
Ich könnte verstehen, falls dir die Formulierung zu salopp wäre. Ich könnte auch verstehen, falls du sie beim ersten Lesen nicht nachvollziehen konntest. Ich kann aber nicht verstehen, wie du etwas anderes hineinlesen kannst. Ich habe es versucht, aber ich konnte mir keine andere Bedeutung vorstellen als genau das, was wir beide im Sinn hatten.

 

[Player(1)]

Bin ja mal gespannt wie riesig diese CPUs werden.
Wenn Epyc nun ein 12-Channel-RAM-Interface bekommt, wird den passenden Zen4, Zen5 Threadrippern dann ein 6-Channel-Interface spendiert? Dazu noch mindestens 3x core count und man hätte wieder einen soliden Sprung von den Desktop Ryzens zu einer HEDT/Workstation-Plattform.

 

[PS828]

Wenn Epyc nun ein 12-Channel-RAM-Interface bekommt, wird den passenden Zen4, Zen5 Threadrippern dann ein 6-Channel-Interface spendiert?

die normalen TR gibt es so nicht mehr. einzig die TR pro modelle werden wohl kommen und dann ist davon auszugehen dass auch die SP5 TR ein volles 12 Kanal DDR5 interface bekommen. ob die SP6 epycs mit 8 channeln und weniger kernen auch threadripper Versionen bekommen bleibt abzuwarten