News TSMC: 3D-Packaging ist das nächste große Ding

[Volker]

3D-Packaging ist nicht erst seit AMDs Ankündigung von gestapeltem L3-Cache auf neuen Ryzen-Prozessoren noch in diesem Jahr auf den Roadmaps der Foundrys. Denn während das Zweidimensionale schnell an Limits stößt, geht in der dritten Dimension noch einiges mehr – und als Kombination aus beidem richtig viel.

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[Pana]

Interessant, dass intel hier nicht auftaucht. Ich meiner Wahrnehmung gehörte das Packaging zu einer der Kernkomptenzen von intel.

 

[Augen1337]

ich verstehe beim Stacking nicht, wie das Ganze gekühlt wird? Wirkt der darauf aufliegende Chip nicht wie ein Widerstand, um die Hitze schnellstmöglich abzuführen?

 

[PietVanOwl]

Da Chips ja nicht unendlich in der Fläche wachsen können scheint es nur logisch in Zukunft auf 3D-Packaging zu setzen. So kann man noch mal ordentlich die Leistung steigern. Sehr spannend das Ganze. MFG Piet

 

[[wege]mini]

Wirkt der darauf aufliegende Chip nicht wie ein Widerstand, um die Hitze schnellstmöglich abzuführen?

Silizium leitet die Wärme zum Glück vorzüglich.

In der Theorie baut man unten einen Chip, der 10 Watt (als Beispiel) verbraucht und 70 Grad warm wird, darauf kommt ein Chip, der 2 Watt verbraucht und 50 Grad warm wird. Jetzt schnallt man einen Kühler oben drauf und der untere Chip bleibt immer noch in unkritischen Temperaturbereichen, obwohl beide zusammen dann etwas wärmer werden.

Man kann auch eine Mischung bauen oder Teile des Stapels zum reinen Wärmetransport benutzen. Lustige Nanoröhrchen oder andere total "neue" Sachen sind auch noch denkbar.

Oben den Hitzkopf, könnte man auch bauen. Das hat sich aber nicht so praktikabel erwiesen.

Technisch geht so einiges. Preiswert muss es sein. Nicht einmal billig, der Mehrwert "darf" auf jeden Fall etwas kosten.

mfg

 

[Apple ][]

@Augen1337 ja, auch ich habe das Prinzip der Kühlung bei stacked noch nicht durchdrungen. Wenn es nur partiell, wie bei AMD der Cache ist, dann kann ich mir noch vorstellen, dass der Widerstand nicht massiv stört. Sollten aber das stacking über eine größere Fläche gehen, dann stelle ich mir dies schon problematisch vor.
... Aber ich bin da nicht der Fachmann. Wer kann es uns schlüssig erklären?
@[wege]mini Danke 👍

 

[aur0n]

ich verstehe beim Stacking nicht, wie das Ganze gekühlt wird? Wirkt der darauf aufliegende Chip nicht wie ein Widerstand, um die Hitze schnellstmöglich abzuführen?

@Augen1337 ja, auch ich habe das Prinzip der Kühlung bei stacked noch nicht durchdrungen. Wenn es nur partiell, wie bei AMD der Cache ist, dann kann ich mir noch vorstellen, dass der Widerstand nicht massiv stört. Sollten aber das stacking über eine größere Fläche gehen, dann stelle ich mir dies schon problematisch vor.
... Aber ich bin da nicht der Fachmann. Wer kann es uns schlüssig erklären?
@[wege]mini Danke 👍

korrekt, da der SRAM auf dem Cache (dem wenigsten Abwärme gebenden Teil des CCD) aufgesetzt wird, kann ein besser wärmeleitender Füller über die eigentlichen Rechenkerne gesetzt werden. Sollte im Schnitt gut kühlbar sein. Gab gestern noch ein tolles Video von Ian Cuttress zu dem Thema.

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VG

 

[SANDTIGER]

Hmm zum Glück habe ich davon keine Ahnung ..

Aber kann man dann nicht zuerst den I/O Die und darauf dann der 8Kern Die drauf gestapelm .

Oder auf den APU Die kommt der HBM3 Speicher, wird aber warm vielleicht kann man da mit Graphen was machen ...sabber

Naja die AMD ist schon ein Hochstapler (eigentlich ja TSMC )

 

[floq0r]

Also haben wir bald Würfel die wir von 5 Seiten kühlen müssen, nice

 

[Tepesch]

Also haben wir bald Würfel die wir von 5 Seiten kühlen müssen, nice

Na viel Spaß bei der Lüftermontage, alle Seiten gleichmäßig anliegen zu haben könnte dann schon interessant werden

 

[foofoobar]

Oben den Hitzkopf, könnte man auch bauen. Das hat sich aber nicht so praktikabel erwiesen.

Der Hitzkopf braucht auch Strom um warm zu werden und den Strom muß man an den Hitzkopf (durch die unteren Dies) bekommen.

 

[lokon]

ich verstehe beim Stacking nicht, wie das Ganze gekühlt wird? Wirkt der darauf aufliegende Chip nicht wie ein Widerstand, um die Hitze schnellstmöglich abzuführen?

Silizium leitet die Wärme zum Glück vorzüglich.

Bei dem altem PoP - Package on Package@wikipedia also

DRAM gestapelt über Smartphone-SoCs

waren die Chipgehäuse gestapelt - da ist Plastik ein schlechter Leiter.

Das Stapeln ist also nur "anders" und nicht so "neu" als Idee.


Die Technologie wurde in beliebten Beagleboards (Raspberry Pi Vorgänger) von 2008-2013 (auch heute noch erhältlich) und Smartphones / Tablets mit dieser CPU eingesetzt - zB in der Pandora Console

 

[Salutos]

Das Stapeln von Chips ist in der Theorie eine tolle Sache, in der Praxis jedoch eine Herausforderung. Gerade wenn sich im Stapel ein Chip (CPU) befindet der eh schon für sich am Limit betrieben wird.
Entweder du hast hier noch Reserven oder es leidet zwangsläufig die Leistung, die im Idealfall durch anderen Features im Stapel aufgefangen/ optimiert wird.

Bei Dauerlast z.B. im Server zeigt sich ganz schnell wie gut das Design des Stapels ist.

 

[Fritzler]

Silizium leitet die Wärme zum Glück vorzüglich.

Im Vergleich zu Alu sins schonmal 30% weniger.
163W/(m*K) vs. 236W/(m*K)
Am Ende ist die dicke des gestapelten Dies recht wichtig für ein geringes deltaT.

Bei den Intel CPUs hatte sich die Die dicke doch bei den Temperaturen bemerkbar gemacht.

 

[Pry_T800]

Wenn ich nicht falsch liege, wird doch eh nur die Chip Rückseite gekühlt, in diesem Fall also den CPU. Und wenn TSMC eine Kupferschicht zwischen den Stapel packt sollte es wohl absolut kein Problem geben, vorallem da diese Stapelschicht nun wirklich dünn ist.


Cu der Pry

 

[Skysnake]

Aber ich bin da nicht der Fachmann. Wer kann es uns schlüssig erklären?

Das geht schon in einem gewissen Maße. Der Die/stack wird ja nicht dicker, weil die gestapelten Chips gethinned werden. Zudem ist der Wärmeleitkoeffizient recht gut, da sehr viele Vias/Bumps verwendet werden um die Chips miteinander zu verbinden. Da kann man sicherlich von 50% Fillrate ausgehen.

Man muss also im Wesentlichen darauf achten, dass die Verlustleistung pro mm2 im Rahmen bleibt. Wenn man heute schon am Limit ist dann kann man da nicht einfa mich was drüber stapeln sondern muss das thermische Budget auf die Chips die übereinander liegen aufteilen.

Also haben wir bald Würfel die wir von 5 Seiten kühlen müssen, nice

Das erzählst du mir mal wie du nen Kühler auf ne Seite mit 1-3 mm aufbringen willst...

Mal ganz davon ab, das die selbst wenn es möglich wäre fast nichts bringen würden wegen mangelnder Fläche.

 

[peru3232]

Zwischen den Zeilen gelesen, leider doch nicht ganz so positiv:
Viele träumten ja schon von vielen günstigen Cache-Schichten bei AMD in der Zukunft, aber wenn ich das so durchlese, steht explizit dort, dass nur immer die gleiche Fertigungsstufe gestackt wird. Also keine "günstigere" Fertigung für den SRAM, der eh nicht gut skaliert. Somit bleibt da der Kostenvorteil überschaubar + man braucht natürlich mehr von der gleichen raren Waferrfläche und hat noch den Aufwand des Stackens dabei...

Das ist schon etwas ernüchternd für mich! Mir scheint, da ist Intel wohl doch auf einem besseren Weg...

 

[beni_fs]

Also haben wir bald Würfel die wir von 5 Seiten kühlen müssen, nice

Müssen? Können! Wärmeübertragerfläche lässt sich nur durch mehr Wärmeübertragerfläche kompensieren! (Ich glaube das Originalzitat ging um Hubraum )

 

[UrlaubMitStalin]

ich verstehe beim Stacking nicht, wie das Ganze gekühlt wird? Wirkt der darauf aufliegende Chip nicht wie ein Widerstand, um die Hitze schnellstmöglich abzuführen?

Silizium leitet ganz gut.
Aber Du kannst davon ausgehen, dass dies Auswirkungen auf die maximale Taktfrequenz haben wird.

 

[w0mbat]

Zwischen den Zeilen gelesen, leider doch nicht ganz so positiv:
Viele träumten ja schon von vielen günstigen Cache-Schichten bei AMD in der Zukunft, aber wenn ich das so durchlese, steht explizit dort, dass nur immer die gleiche Fertigungsstufe gestackt wird. Also keine "günstigere" Fertigung für den SRAM, der eh nicht gut skaliert. Somit bleibt da der Kostenvorteil überschaubar + man braucht natürlich mehr von der gleichen raren Waferrfläche und hat noch den Aufwand des Stackens dabei...

Das ist schon etwas ernüchternd für mich! Mir scheint, da ist Intel wohl doch auf einem besseren Weg...

Das stimmt so nicht ganz. Es gibt für die jeweilige node immer unterschiedliche Optimierungen, zB auf Logik oder auf cache. Ein Zen3 CCD ist natürlich auf Logik optimiert, da die Kerne hier das Wichtigste sind.

Aber der L3 cache die wird mit auf cache optimierten libraries hergestellt, deshalb packt der fast doppelt so dicht. Dadurch wird die Fertigung natürlich günstiger.

Deine "Ernüchterung" basiert also nur auf Unwissen