Notiz AMD Ryzen 5000G („Cezanne“): Spezifikationen der neuen Desktop-APUs aufgetaucht

[chithanh]

Mich würde interessieren wieso sie die Dinger nur mit Vega bauen. Sie haben ja mit den Konsolen bewiesen, dass sie RDNA APUs bauen können.

Und Vega ist lustigerweise im Mobile-Bereich recht effizient. Also hätte man auch keinen Effizienzvorteil.

Mit Van Gogh steht eine RDNA2-APU unterhalb von Cezanne kurz vor dem Launch (Computex?).

Anderseits ist Cezanne ein Minimalaufwands-Update, quasi ein Renoir mit ausgewechselten CPU-Kernen. Den Rest hat AMD nicht angefasst. Warum ist unbekannt, vielleicht war die Kosten/Nutzen-Rechnung so besser.

 

[ghecko]

Oder ist das nur ein neuer Strohhalm?

Eher das Haar in der Suppe. Es ist einfach schade dass sie diesen einen Punkt so belassen haben, weil man mit AV1 Unterstützung an dem Ding nichts zu meckern hätte. Aber das haben ja andere hier schon tief genug erläutert.

 

[Vincy]

gibts schon infos ob die auch 20 PCIe 4 Lanes haben oder wieder nur 8 wie die vorgänger?

wie bereits bei Renoir Desktop
16+4+4
16 GFX+ 4 Storage + 4 Chipset

 

[Sunjy Kamikaze]

Super dann kann ich meinen 5600X endlich durch eine APU ersetzten

 

[ghecko]

Super

Das hast du wohl falsch verstanden. Es sind 20 Lanes, aber Gen3, nicht Gen4.

 

[TheCrazyIvan]

Auf lange Sicht werden die 6- und 8-Kerner ausschließlich über die APUs bedient.

Ob das jemals so kommt ist alles andere als sicher. Die APU hat ziemlich genau die doppelte Fläche eines 8C Compute Die in TSMC 7nm. Denke, dafür ist AMD die Kapazität noch auf lange Zeit zu wertvoll.

 

[ETI1120]

Ob das jemals so kommt ist alles andere als sicher. Die APU hat ziemlich genau die doppelte Fläche eines 8C Compute Die in TSMC 7nm.

Wenn man nur den CCD betrachtet hast Du recht.

Aber die 5600X und 5800X benötigen auch noch ein IOD.
Dieses wird zwar in einem anderen, billigeren Prozess gefertigt, aber er ist im Vergleich zum CCD (Zen 2 74 qmm Zen 3 80,7 qmm) ganz schön groß, 125 qmm. Außerdem wird noch ein Substrat benötigt um CCD und IOD zu verbinden.

Also gibt der Vergleich der Flächen von CCD (Zen 2 74 qmm Zen 3 80,7 qmm) und APU-Chip (Renoir 156 qmm Cezanne 175 qmm) nicht die ganze Wahrheit wieder.

Schon ein kurzer Blick in den Preisvergleich für Komplettsysteme zeigt, dass AMD auch bei Zen 2 die APUs (4xxxxG) billiger als die CPUs (3xxxx ) verkauft. Das wird sich auch mit Zen 3 nicht ändern.

Denke, dafür ist AMD die Kapazität noch auf lange Zeit zu wertvoll.

Wir werden sehen.

Ewig kann AMD die Zen-3-Desktop-APUs nicht aufschieben. Sie brauchen sie um in den Business-PCs Fuss zu fassen. Es kann natürlich sein, dass es wieder keine Boxed-Versionen gibt

 

[bensel32]

Ist das nur mein Gefühl oder arten die Vielzahl an Prozessoren jetzt auch so aus wie bei Intel?
Ich fand die Ryzen Serien zum Anfang besser und übersichtlicher.

Es ist dein Gefühl.
Sempron, Athlon, Duron usw. ist ja nichts neues. Von jeder CPU auch noch in 100MHz Schritten ......usw.

@Topic
Na vielleicht packt mich Mal wieder der Aufrüstwahn und ich ersetze meinen Ryzen 5 PRO 4650G durch einen Ryzen 7 5700G.
Ach Mist, das geht schon mein ganzes Leben so. 🤣 😉

 

[TheCrazyIvan]

Wenn man nur den CCD betrachtet hast Du recht.

Aber die 5600X und 5800X benötigen auch noch ein IOD.
Dieses wird zwar in einem anderen, billigeren Prozess gefertigt, aber er ist im Vergleich zum CCD (Zen 2 74 qmm Zen 3 80,7 qmm) ganz schön groß, 125 qmm. Außerdem wird noch ein Substrat benötigt um CCD und IOD zu verbinden.

Also gibt der Vergleich der Flächen von CCD (Zen 2 74 qmm Zen 3 80,7 qmm) und APU-Chip (Renoir 156 qmm Cezanne 175 qmm) nicht die ganze Wahrheit wieder.

Schon ein kurzer Blick in den Preisvergleich für Komplettsysteme zeigt, dass AMD auch bei Zen 2 die APUs (4xxxxG) billiger als die CPUs (3xxxx ) verkauft. Das wird sich auch mit Zen 3 nicht ändern.
Ewig kann AMD die Zen-3-Desktop-APUs nicht aufschieben. Sie brauchen sie um in den Business-PCs Fuss zu fassen. Es kann natürlich sein, dass es wieder keine Boxed-Versionen gibt

Du hast mit allem geschriebenen recht. Ich denke aber, es geht weniger um Kosten als um Kapazitäten. AMD ist froh über jeden 7nm Wafer und muss die Menge der daraus herstellbaren SKUs maximieren.
Das heißt nicht, dass AMD keine APUs für den Desktop OEM Markt braucht - es heißt nur, dass man IMHO nicht die Einstiegs-SKUS für 6-8 Kerne ohne Not durch APUs ersetzen wird. Chiplet ist gekommen um zu bleiben und wird auch bei künftigen Nodes breit eingesetzt. Ich könnte mir beispielsweise vorstellen, dass man bei Zen4 5nm für die Compute Dies verwendet und per CoWoS 2,5D auf einem 10nm TSMC Prozess anwendet, um diese zu verbinden bzw. IO zu integrieren. AMD braucht langsam eine Lösung, um den Stromverbrauch für den Interconnect zu reduzieren. An EPYC Milan sieht man schön, dass sie dort an Grenzen kommen und ein zu hoher Anteil der TDP auf den Uncore Bereich entfällt.

 

[Nagilum99]

scheint so - die machen den gleichen Mist wie Intel ... da soll JEDER Markt bedient werden ... wer nur 100€ ausgeben möchte, 105€, 110€ ... fand den weg der der Ryzen-Serie bisher eigentlich sehr gut - es war für alle was dabei - aber es wurde nicht auf Teufel komm raus jede noch so kleine Lücke geschlossen... das hat man zumindest bei G, H, U wohl jetzt über Bord geworfen ... jetzt kopiert man Intel auf Teufel komm raus unsympathisch...

Ich glaube du hast die Tabelle nicht verstanden.

Ergänzung (4. April 2021)

Wenn man nur den CCD betrachtet hast Du recht.

Aber die 5600X und 5800X benötigen auch noch ein IOD.
Dieses wird zwar in einem anderen, billigeren Prozess gefertigt, aber er ist im Vergleich zum CCD (Zen 2 74 qmm Zen 3 80,7 qmm) ganz schön groß, 125 qmm.

Kommt aktuell aber von GF und stellt keinen (TSMC) Engpass dar.

 

[ghecko]

ersetze meinen Ryzen 5 PRO 4650G

Dann bitte hier auf den CB-Bazar damit. Freut sich ein anderer

 

[ETI1120]

Du hast mit allem geschriebenen recht. Ich denke aber, es geht weniger um Kosten als um Kapazitäten. AMD ist froh über jeden 7nm Wafer und muss die Menge der daraus herstellbaren SKUs maximieren.

Mein Bauchgefühl sagt mir, dass AMD schon längst mit den Desktop-APUs rausgekommen wäre, wenn sie mehr Waferstarts hätten.

Das heißt nicht, dass AMD keine APUs für den Desktop OEM Markt braucht - es heißt nur, dass man IMHO nicht die Einstiegs-SKUS für 6-8 Kerne ohne Not durch APUs ersetzen wird.

Die 6- und 8-Kerner für Zen 3 sind schon draußen, sie werden nicht durch die APUs ersetzt, sie werden aber heftige Konkurrenz bekommen.

Von der Kostenseite ist es für AMD besser die 6- und 8-Kerner monolithisch herstzustellen.
Allerdings stellen sich noch folgende Fragen:

• Wieviel Waferfläche steht AMD für 7 nm zur Verfügung
• Wo können die CCDs für die 6- und 8-Kern-CPUs noch eingebaut werden.
• Stehen von Anfang an APUs zur Verfügung.

Bisher kamen die Desktops APUs immer mit einer erheblichen Verzögerung.

Chiplet ist gekommen um zu bleiben und wird auch bei künftigen Nodes breit eingesetzt.

Aber natürlich. Bei Server- und HEDT-CPUs führt kein Weg an den Chiplets vorbei.
Das sieht aber im Einstiegsbereich anders aus.

Ich erwarte dass AMD ab nächstes Jahr 5 nm und 7 nm bei TSMC einsetzen wird. Damit bekommt AMD mehr Spielraum.

Ich könnte mir beispielsweise vorstellen, dass man bei Zen4 5nm für die Compute Dies verwendet und per CoWoS 2,5D auf einem 10nm TSMC Prozess anwendet, um diese zu verbinden bzw. IO zu integrieren.

Für die CCDs ist 5 nm von AMD schon lange angekündigt.
Aber ich verstehe nicht ganz was Du mit 10-nm-TSMC-Prozess und CoWoS 2,5D meinst.

Zu 10-nm
Der 10-nm-Prozess spielt bei TSMC keine Rolle mehr. In der Quartalspräsentation für Q4 2020 und das gesamte Jahr 2020 wird der Anteil des 10-nm-Prozesses mit 0 % angegeben. Wenn AMD den IOD bei TSMC fertigen lassen will, dann entweder als 7 nm oder als 16 nm. Nach allem was ich höre bringen kleine Strukturbreiten beim IOD keinen besonderen Vorteil.

Zu CoWoS
CoWoS ist eine von mehreren Packaging-Technologien von TSMC. CoWoS ist für Highperformance Computing Anwendungen konzipiert und ist für allem für die Integration von HBM konzipiert. Meiner Meinung nach ist CoWoS für die CDNA-GPUs prädestiniert. Bei den CPUs ist CoWoS meiner Meinung nach nur für die teuersten CPUs interessant.

Nach dem Durchsehen von 3D Fabric auf der TSMC-Website finde ich für die CPUs TSMC-SoIC viel interessanter. Dies ist das direkte Stapeln und vertikale Verbinden von Chips. Wenn es anwendbar sein sollte, wäre TSMC-SoIC für die Verbindung von IOD und CCD interessant. Das Anwenden von TSMC-SoIC könnte die Leitungslängen zwischen IOD und CCDs drastisch reduzieren. Aber auf den ersten Blick scheinen die CCDs zu groß zu sein. Und es bleibt die Frage, ob man die Abwärme aus dem Stapel abführen kann.

AMD braucht langsam eine Lösung, um den Stromverbrauch für den Interconnect zu reduzieren. An EPYC Milan sieht man schön, dass sie dort an Grenzen kommen und ein zu hoher Anteil der TDP auf den Uncore Bereich entfällt.

Du darfst aber nicht vergessen, das Server IOD ist im Vergleich zum CCD ein Monster:

• CCD Zen 2: 74 qmm Fläche mit 3,8 Mrd. Transistoren
• CCD Zen 3: 80,7 qmm Fläche mit 4,15 Mrd. Transistoren
• Client IOD: 125 qmm Fläche mit 2,09 Mrd. Transistoren gefertigt mit 12 nm
• Server IOD: 416 qmm Fläche mit 8,34 Mrd. Transistoren gefertigt mit 14 nm

Die Server-IODs können 8 Speicherkanäle ansprechen, bieten 128 PCIe-Lanes und verteilen die interne Highspeed-Kommunikation von bis zu 64-Kernen. Das ist ganz schön viel Funktion und das benötigt natürlich elektrische Leistung.

Es hat mich auch überrascht als ich gelesen habe, wie hoch der Anteil am Gesamtverbrauch ist. Aber hier wäre ein neuer Ansatz wie TSMC-SoIC wahrscheinlich viel wirksamer als das einen anderen Prozess einzusetzen.

Auch AMD setzt auf neue Packaging-Techniken. Es war Thema beim Financial Analyst Day 2020 und kommt immer wieder in Interviews zur Sprache. AMD nennt es X3D Packaging. Wahrscheinlich setzt hier AMD auf das Anwenden einer oder mehrerer Techniken aus dem 3D Fabric Portfolio von TSMC.

Das witzige ist, dass Mark Papermaster immer wieder Packaging erwähnt und betont wie wichtig es für AMD werden wird. Es ist alles interessant was er in den Interviews sagt. Aber er wird nie konkret. Man kann so herrlich spekulieren, ...

Foliensatz zum Financial Analyst Day 2020: Auf der Folie zum Packaging nennt AMD "X3D Packaging (2,5 and 3D)" als zuküftige Technik. AMD verweist auf eine 10-fach größere Bandbreite als bisher. Die 4 Stapel im zugehörigen Bild kann man als HBM-Stacks interpretieren.

Ergänzung (5. April 2021)

Kommt aktuell aber von GF und stellt keinen (TSMC) Engpass dar.

Ein Engpass ist sind die IODs wohl nicht.

Aber sie und die Substrate kosten Geld. So dass die 6- und 8- Kerner für AMD rein rechnerisch teurer sind als die APUs.

Außerdem ist es die Frage, ob die CCDs die beim 5600X und 5800X verwendet werden, in anderen Produkten verwendet werden können.

 

[Nagilum99]

Ein Engpass ist sind die IODs wohl nicht.

Aber sie und die Substrate kosten Geld. So dass die 6- und 8- Kerner für AMD rein rechnerisch teurer sind als die APUs.

Außerdem ist es die Frage, ob die CCDs die beim 5600X und 5800X verwendet werden, in anderen Produkten verwendet werden können.

Du hast einen Logikfehler: Die CCDs sind, für die aktuell überall vermuteten Engstelle TSMC, kleiner!
Ergo könnten würde jede APU >1 CCD blockieren.
Ob AMD nun CCDs oder APU Dice haben will, wird TSCM völlig egal sein.

 

[TheCrazyIvan]

Die 6- und 8-Kerner für Zen 3 sind schon draußen, sie werden nicht durch die APUs ersetzt, sie werden aber heftige Konkurrenz bekommen.

Nur dass wir uns nicht im Kreis drehen: Du warst der Meinung, dass 6- und 8-Kerner auf lange Sicht durch monolithische APUs ersetzt würden. Das war der Stein des Anstoßes - wenn Du das jetzt auch anders siehst, gut so

Von der Kostenseite ist es für AMD besser die 6- und 8-Kerner monolithisch herstzustellen.
Allerdings stellen sich noch folgende Fragen:

• Wieviel Waferfläche steht AMD für 7 nm zur Verfügung
• Wo können die CCDs für die 6- und 8-Kern-CPUs noch eingebaut werden.
• Stehen von Anfang an APUs zur Verfügung.

Wie gesagt, Kosten sind das eine, Kapazitäten etwas ganz anderes. Auch ist die These, dass ein Monolith günstiger ist, eine sehr steile. TSMC erhöht aufgrund der Knappheit derzeit munter die Preise, während AMD seine 12nm Wafer bei Global Foundries hinterhergeworfen bekommt und aufgrund des Wafer Supply Agreements sowie eine gewisse Menge abnehmen muss.
Zu Deinen Punkten:

• AMD bestellt bei TSMC derzeit so viel, wie sie kriegen können. Angeblich soll im Laufe diesen Jahres die Menge um 20% steigen. Wofür AMD diese Wafer verwendet, kann es selbst entscheiden. Allerdings dürfte die Priorität folgendermaßen aussehen:
  Konsolen-SOCs > Zen3-CCD > Cezanne > Lucienne (Renoir) > GPUs > Zen2-CCDs und sonstiger Kram
  Gerade die Konsolen fressen derzeit den Löwenanteil der Kapazität - ich schätze mal 60-70% der gesamten Wafer-Kapazität. Das liegt natürlich daran, dass mit Sony und MS hinsichtlich vereinbarter Produktionsmengen nicht zu spaßen ist.
• Außer bei TSMC? Nirgends! GF hat nicht die erforderlichen Prozesse. Samsungs 5nm ist gerade mal auf Augenhöhe mit TSMCs 7nm - aber man kann das Design nicht einfach so auf einem anderen Prozess produzieren - siehe Intel und RocketLake. Außerdem würde man es sich dadurch mit TSMC verscherzen.
• Das Design einer APU-Generation dürfte relativ zeitgleich mit dem CCD-Design entstehen. Es geht alleinig um den möglichst effizienten (AKA gewinnmaximierenden) Einsatz der verfügbaren Kapazität

Zu Deinen Ausführungen rund um CoWoS und SoIC:
Ja, das sind alles Technologien, um mehrere Dies miteinander zu integrieren. Welche Technologie nun für AMD im einzelnen die beste wäre, kann ich nicht beurteilen. Aber allesamt bieten Möglichkeiten, den Energieverbauch und die Latenzen des Interconnects zu senken.
TSMC 10nm habe ich ins Spiel gebracht, gerade weil der Prozess kaum noch nachgefragt wird und damit freie Kapazitäten vorhanden sind. Üblicherweise werden die Träger-Dies für CoWoS und Co. eben nicht in einem Bleeding-Edge-Prozess produziert. Es kann aber natürlich auch GF 12nm, 16nm TSMC oder 7nm TSMC in Verbindung mit 5nm für die CCDs sein - alles nur Spekulation meinerseits.
Natürlich haben Mark Papermaster und AMD im allgemeinen die Notwendigkeit einer technologischen Anpassung erkannt - die kommen ja nicht auf der Wurstsuppe dahergeschwommen.
Ich habe nur Bedenken, dass AMD hier gegenüber Intel ins Hintertreffen gerät. Mit Lakefield haben die vorgelegt. Und was man so hört, wird Meteor-Lake (sozusagen der Enkel von Alder Lake) über ein Tile-Design verfügen, bei dem die Chiplets mittels EMIB und Foveros mit einander und der Außenwelt verbunden werden.

Außerdem ist es die Frage, ob die CCDs die beim 5600X und 5800X verwendet werden, in anderen Produkten verwendet werden können.

Ja, natürlich können sie das. Das CCD ist in allen SKUs von Consumer bis Server identisch. Das ist ja der Grund dafür, weshalb mehr SKUs auf APU-Basis zulasten der CCD-Produktion überhaupt keinen Sinn machen. Immer bedenken: Die Gesamtmenge an 7nm Wafern ist für AMD begrenzt. Es gilt, das optimale Verhältnis zu ermitteln.

 

[Chismon]

Ich würde mir sogar noch mehr Modelle wünschen, nämlich 5600 und 5800 (bzw 5700) ohne X für weniger Geld.

Wenn Warhol/Zen3+ kommt, sollte dann wieder genügend Auswahl vorhanden sein und eben die Preise für Zen3 purzeln und ggf. auch die Cézanne Desktop APUs angepasst werden aller Voraussicht nach .

Was Cézanne Desktop angeht, so sollte AMD dieses Mal besser auf dem Desktop nicht nur für OEMs sondern auch normale Kunden diese APUs in ausreichenden Mengen versuchen anzubieten, denn wenn die Grafikkartenpreise - und ich meine damit nicht Huangs peinliche Restbestände-Aktion von schwächlichen Billig-dGPUs (GTX 1650) mit nur 4GB zu Maximalpreisen, die selbst Miner nicht kaufen und er sich sparen kann - weiterhin so unverschämt/inakzeptabel bleiben werden dieses Jahr, dann geht's ziemlich sicher zur APU-Konkurrenz (Alder Lake mit Iris Xe Grafik), zumindest bei mir.

Dahingehend haben sich schon einige TechTuber geäußert, dass sie vor Frühjahr 2022 keine Besserung erwarten was Verfügbarkeit/Preise angeht im GPU-Markt und wer will dann die schon betagte Technik noch zu UVP, insbesondere, wenn die Mining-Blase platzen sollte und der Gebrauchmarkt dann mit massig abgestossenen GPUs winkt?

Mit einer (Desktop-)APU bleibt man unabhängig vom preislich total an die Wand gefahrenen dGPU-Markt mit den bekannten Einschränkungen, somit ist das durchaus für viele überlegenswert, die mit älteren oder technisch weniger anspruchsvollen Spielen genug Spass haben können.

 

[chithanh]

Von der Kostenseite ist es für AMD besser die 6- und 8-Kerner monolithisch herstzustellen.

Auch ist die These, dass ein Monolith günstiger ist, eine sehr steile.

AMD selbst hat sich dazu geäußert:

(via Planet3DNow)

Das ist natürlich abhängig vom Yield. Da der sich mit der Reife eines Prozesses immer weiter bessert, während der Mehraufwand für Herstellung und Logistik bei Chiplet-Designs eher konstant bleibt, gehe ich davon aus dass bei 8 Kernen inzwischen nahezu Parität besteht. Bei 6 Kernen dürfte der Monolith im Vorteil sein.

 

[ETI1120]

Du hast einen Logikfehler: Die CCDs sind, für die aktuell überall vermuteten Engstelle TSMC, kleiner!
Ergo könnten würde jede APU >1 CCD blockieren.
Ob AMD nun CCDs oder APU Dice haben will, wird TSCM völlig egal sein.

Es ist eine Frage wie man das optimale Mix an Produkten mit einer begrenzten Kapazität herstellen kann.
Wenn die CCD für 5600X und 5800X in anderen Produkten eingesetzt werden könnten sieht dieses Mix anders aus als wenn das nicht der Fall ist. Und dieses Mix wird auf die Marge optimiert, nicht auf die Stückzahl.

Nur dass wir uns nicht im Kreis drehen: Du warst der Meinung, dass 6- und 8-Kerner auf lange Sicht durch monolithische APUs ersetzt würden. Das war der Stein des Anstoßes - wenn Du das jetzt auch anders siehst, gut so

Ich habe das ganze mehrfach durchdacht. Es gibt mehrere Szenarien.
AMD hat bisher bei den Ryzen CPUs aus Sicht der Systemhersteller einen massiven Nachteil gegenüber Intel, sie haben keine GPU und vor allem keine Video Engine. Bei den Ryzen CPUs müssen sie eine Grafikkarte einbauen.

Wenn sich die "Konstruktion" einer CPU bei Zen 4 stabil bleiben würde und die GAP zwischen CPU Launch und APU Launch weiter verringert, ist der Markt für die kleinen CPUs sehr begrenzt.

Aber ich denke bei Zen 4 wird sich einiges ändern. Und es halten sich hardnäckig die Gerüchte dass auch bei den CPUs eine GPU reinkommt. Wenn dies kommen sollte benötig man die monolithischen APUs nicht mehr um die Systemanbieter zu bedienen.

Wie gesagt, Kosten sind das eine, Kapazitäten etwas ganz anderes. Auch ist die These, dass ein Monolith günstiger ist, eine sehr steile. TSMC erhöht aufgrund der Knappheit derzeit munter die Preise, während AMD seine 12nm Wafer bei Global Foundries hinterhergeworfen bekommt und aufgrund des Wafer Supply Agreements sowie eine gewisse Menge abnehmen muss.

Natürlich hat AMD Verträge mit Global Foundries. Aber momentan haben allen Chiphersteller volle Auftragsbücher.

Zu Deinen Punkten:

• AMD bestellt bei TSMC derzeit so viel, wie sie kriegen können. Angeblich soll im Laufe diesen Jahres die Menge um 20% steigen. Wofür AMD diese Wafer verwendet, kann es selbst entscheiden. Allerdings dürfte die Priorität folgendermaßen aussehen:
  Konsolen-SOCs > Zen3-CCD > Cezanne > Lucienne (Renoir) > GPUs > Zen2-CCDs und sonstiger Kram
  Gerade die Konsolen fressen derzeit den Löwenanteil der Kapazität - ich schätze mal 60-70% der gesamten Wafer-Kapazität. Das liegt natürlich daran, dass mit Sony und MS hinsichtlich vereinbarter Produktionsmengen nicht zu spaßen ist.

TSMC ist für AMD inzwischen der Hauptpartner.
Deine Prioritäten können passen. Aber was ich nicht verstehe ist, warum AMD überhaupt noch Zen-2-CCDs fertigen lässt. Der Unterschied in der Die-Fläche rechtfertigt einen Preis der um 10 % niedriger ist. Auch kann ich mir nicht vorstellen dass es große Unterschiede beim Yield gibt. Der 7-nm-Prozess ist inzwischen sehr reif.
Die 60-70% für die Konsolen ist viel zu hoch. Dann hätte AMD letztes Jahr seine Waferkapazität verdreifachen müssen. Denn sie haben offensichtlich keine Waferkapazität von den CPUs, APUs und GPUs zu den Konsolenchips verschoben.

• Außer bei TSMC? Nirgends! GF hat nicht die erforderlichen Prozesse. Samsungs 5nm ist gerade mal auf Augenhöhe mit TSMCs 7nm - aber man kann das Design nicht einfach so auf einem anderen Prozess produzieren - siehe Intel und RocketLake. Außerdem würde man es sich dadurch mit TSMC verscherzen.

Sehe ich genauso AMD ist zu klein um auf zwei Hochzeiten zu Tanzen. Besser bei einer Foundry ein großer Kunde als bei 2 Foundries einer von vielen. Hinzu kommen noch die Kosten.

• Das Design einer APU-Generation dürfte relativ zeitgleich mit dem CCD-Design entstehen. Es geht alleinig um den möglichst effizienten (AKA gewinnmaximierenden) Einsatz der verfügbaren Kapazität

Inzwischen ja. Das war zu Beginn der Zen-Ära anders. Damals waren die Designkapazitäten kleiner als aktuell.

Zu Deinen Ausführungen rund um CoWoS und SoIC:

Ja, das sind alles Technologien, um mehrere Dies miteinander zu integrieren. Welche Technologie nun für AMD im einzelnen die beste wäre, kann ich nicht beurteilen.

Es geht darum dass CoWoS nicht für das Zusammenbauen einer CPU aus Chiplets gedacht ist. Es ist eine Ebene höher anzusiedeln. Um aus CPU und Speicher ein hochintegriertes Subsystem zu bauen. Das ist in der Website von TSMC so dargestellt. Und auch dass z. B. CoWoS und SoIC im selben Produkt zum Einsatz kommen.

Aber allesamt bieten Möglichkeiten, den Energieverbauch und die Latenzen des Interconnects zu senken.

Das ist speziell bei SoIC der Fall.

TSMC 10nm habe ich ins Spiel gebracht, gerade weil der Prozess kaum noch nachgefragt wird und damit freie Kapazitäten vorhanden sind. Üblicherweise werden die Träger-Dies für CoWoS und Co. eben nicht in einem Bleeding-Edge-Prozess produziert. Es kann aber natürlich auch GF 12nm, 16nm TSMC oder 7nm TSMC in Verbindung mit 5nm für die CCDs sein - alles nur Spekulation meinerseits.

So wie ich es verstanden habe, war 10 nm der Vorbereitungsprozess für 7 nm. Das heißt damit wurden die Produktionslinien eingefahren die jetzt 7 nm Produzieren.

Natürlich haben Mark Papermaster und AMD im allgemeinen die Notwendigkeit einer technologischen Anpassung erkannt - die kommen ja nicht auf der Wurstsuppe dahergeschwommen.

Ich denke Mark Papermaster und AMD haben es nicht nur erkannt, sie arbeiten längst daran.
In vielen Interviews von AMD Führungskräften kommt Future Packaging zur Sprache.
Details sieht man auch bei den GPU Patenten.

Ich habe nur Bedenken, dass AMD hier gegenüber Intel ins Hintertreffen gerät. Mit Lakefield haben die vorgelegt. Und was man so hört, wird Meteor-Lake (sozusagen der Enkel von Alder Lake) über ein Tile-Design verfügen, bei dem die Chiplets mittels EMIB und Foveros mit einander und der Außenwelt verbunden werden.

Ich denke AMD und TSMC ergänzen sich hier sehr gut. AMD hat mit dem Infinity Fabric die Infrastruktur um aus Einzelteilen ein Gesamtsystem zu formen. TSMC hat die Prozesse um die einzelnen Chiplets zu verbinden.

Natürlich wird Intel mit neuen Dingen kommen. Aber Intel wird 2023 nicht mit Zen 3 konkurrieren.

Die Zeiten haben sich geändert. Als AMD Intel hinterherhechelte hat AMD nur so mit Ankündigungen über die nächsten Produkte so um sich geworfen.

Aktuell hört man von AMD mit sehr vielen Worten sehr wenig. Sie müssen aber auch nichts ankündigen, sie haben die besten Produkte im Markt.

Ja, natürlich können sie das. Das CCD ist in allen SKUs von Consumer bis Server identisch. Das ist ja der Grund dafür, weshalb mehr SKUs auf APU-Basis zulasten der CCD-Produktion überhaupt keinen Sinn machen. Immer bedenken: Die Gesamtmenge an 7nm Wafern ist für AMD begrenzt. Es gilt, das optimale Verhältnis zu ermitteln.

AMD hat zur Zeit einen CCD-Typ.

Aber die CCDs durchlaufen das Binning, bei dem sie anhand von verschiedenen Daten kategorisiert werden.

Die Anzahl der funktionierenden CPU-Kerne je CCD ist nur eine von mehreren Kategorien.
Deshalb ist es nicht die Frage ob die CCD im allgemeinen in Ryzen, Threadripper und EPYC verwendet werden, sondern für was die einzelnen Binning-Kategorien eingesetzt werden.

Wenn die CCDs für 5600X und 5800X aus Binning-Kategorien kommen die in keinem anderen Produkt verwendet werden, dann muss AMD den 5600X und 5800X anbieten um diese CCDs zu verwenden.

Wenn die CCDs für 5600X und 5800X aus Binning-Kategorien kommen die auch in anderen Produkten verwendet werden, dann sieht es anders aus.

Für mich ist es beim 5800X klar. Allein schon die TDP des 5800X zeigt, dass die Chiplets für den 5800X weder im 5950X noch in den EPYC verwendet werden können.

 

[Nagilum99]

AMD selbst hat sich dazu geäußert:
Anhang anzeigen 1064185
(via Planet3DNow)

Das ist natürlich abhängig vom Yield. Da der sich mit der Reife eines Prozesses immer weiter bessert, während der Mehraufwand für Herstellung und Logistik bei Chiplet-Designs eher konstant bleibt, gehe ich davon aus dass bei 8 Kernen inzwischen nahezu Parität besteht. Bei 6 Kernen dürfte der Monolith im Vorteil sein.

Was du auslässt: Neben dem Yield ist es schlicht und ergreifend das Problem etwas recheckiges in etwas rundem zu platzieren. Je größer die Chips, desto mehr sind zwangsläufig tot, weil sie nicht komplett sind.
Kleinere Chips aber können die Randflächen besser nutzen. Das ist konstant und nicht vom Yield abhängig.

@ETI1120: Mehrere deiner Überlegungen überzeugen mich nicht. Aber ich bin da raus, du bist ja eh nicht davon abzubringen dass das alles genau so sei.

 

[chithanh]

@Nagilum99 das ist bei den Größen aber nahezu vernachlässigbar und würde in dem Chart nicht auffallen. Laut Die Per Wafer Calculator ergäbe ein 300 mm Wafer bei Matisse (9,5x8 mm) maximal 771 CPUs und bei Renoir (14x11 mm) maximal 375 CPUs. Der Verlust durch Verschnitt entspricht also 21 Matisse-CPU-Chiplets oder 2,7%.

 

[Nagilum99]

Der Verlust durch Verschnitt entspricht also 21 Matisse-CPU-Chiplets oder 2,7%.

21 pro Wafer. Bei ?10.000? Wafern pro Monat schon einiges.