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NewsIntel Nova Lake: Cache-Größen der Core Ultra 400 entschlüsselt
Wie verhält es sich mit dem L3-Cache respektive bigLastLevelCache (bLLC) bei Intel Nova Lake-S alias Core Ultra 400? Das erläutert der zuverlässige Tippgeber Jaykihn auf X. Damit wird das Gesamtbild der Spezifikationen noch etwas schärfer.
Also erscheint die neue Marke Core Ultra DX mit 44 bis 52 Kernen ebenfalls für denselben Sockel bzw. für reguläre Desktop-Mainboards, oder wo ist das einzuordnen? Denkbar wäre ja auch ein Nachfolger der HEDT-Plattform gewesen (Stichwort X99). Endlich mal wieder ein ordentlicher Fortschritt bei Intel!
Einfach die Tests abwarten. Am Ende gibts im Design wieder irgendein Engpass, und es ist doch nicht so super, wie man erst dachte/hoffte. Z.B. könnte der große Cache aufgrund der Art der Anbindung recht lange Latenzen haben, was den Vorteil eines Caches ja wieder schmälert.
Ist insgesamt aber spannend. Intel hat sich jedenfalls nicht zurück gehalten.
Das ist im mobile Markt (Smartphone und Tablet) Standard und bei Apple auch fast durchweg im Portfolio so. Klar, für Games sind dicke Kerne super. Aber sonst geht Parallelität oder Strom sparen vor.
Bis auf weiteres würde ich sie auch einfach "Marketing-Kerne" nennen. Die werden kaum zur Leistung beitragen. Vielleicht kann man ja alle Compute-Cores beim Surfen und Musik hören schlafen legen und so den Strombedarf etwas reduzieren. Aber ist aufm Desktop jetzt auch nicht so der Vorteil.
Gibt es schon Einschätzungen dazu wie sich die Aufteilung des L3-Cache auf P-/E-Cores auswirken wird? Können die P-Cores den L3-Cache der E-Cores gar nicht oder zumindest mit einem Latenz-Abschlag nutzen? Könnte der kleinere L3-Cache der E-Cores im Gaming potenziell zum limitierenden Faktor werden, also dass der L3-Cache der P-Cores vielleicht gar nicht komplett sinvoll genutzt werden kann?
Das Problem sind nicht direkt die Kerne, sondern das "dumme" Betriebssystem und die Scheduler. Leider wird das ständige Nacharbeit bedeuten. Und was Microsoft aktuell für Qualitätsarbeit abliefert merkt auch langsam der Letzte.
Das Problem sind nicht direkt die Kerne, sondern das "dumme" Betriebssystem und die Scheduler. Leider wird das ständige Nacharbeit bedeuten. Und was Microsoft aktuell für Qualitätsarbeit abliefert merkt auch langsam der Letzte.
Und das ist soooo traurig!
Allein dass sie mit den Ki Chips nicht gut umgehen können (Ram-Verteilung bei den großen APUs)… und die kennen die ganzen Specs und Chips doch längst… dennoch zu Release immer Murks bei neuen Technologien.
Wird sicher spannend wie sich das verhält. Pro P-Kern sind es 12MB L3 Cache, die Frage ist kann Kern 1 auf den L3 von Kern 2 zugreifen, und wenn ja, wie schnell? Das könnte ja noch gehen, aber schon auf P-Kern 3 oder P-Kern 4 aus dem 2. Cluster wirds sicher schwierig. So ähnlich wie bei AMD von CCD zu CCD.
Bei AMD ist das ja "unified" innerhalb eines CCDs, theoretisch kann ein Kern auf die ganzen 96MB zugreifen. Oder halt 4 oder 8 Kerne auf 96MB.
Gibt es schon Einschätzungen dazu wie sich die Aufteilung des L3-Cache auf P-/E-Cores auswirken wird? Können die P-Cores den L3-Cache der E-Cores gar nicht oder zumindest mit einem Latenz-Abschlag nutzen?
Wird sicher spannend wie sich das verhält. Pro P-Kern sind es 12MB L3 Cache, die Frage ist kann Kern 1 auf den L3 von Kern 2 zugreifen, und wenn ja, wie schnell?
Diese Cluster (oder bei Intel vielmehr Slices) im L3 hat Intel doch schon lange, das heißt es ändert sich nichts wirklich und innerhalb eines Dies werden zumindest die 144MB Unified sein.
Bei der Dual Die Version kann es anders aussehen. Was sich bei Nova Lake aber definitiv ändert ist, dass nun auch die P-Kerne an sich in 2er Clustern sind. Also ist bei Nova Lake auch der L2 für 2 Kerne geteilt (5 MB glaube ich).
Das wird wieder sehr lustig aussehende Core-to-Core-Latencies geben bei dem hier beschriebenen Aufbau. Mal gucken wer sowas dann vernünftig benchmarken wird (früher war für sowas ja Anandtech Anlaufstelle Nummer 1...).
Finde die Aussage aber schonmal vielversprechend, dass der bLLC dann einfach direkt mehr Cache pro Core ist. Den sonst in der Gerüchteküche rumwabernden "Adamantine" im Base-Die hätte ich als L4 für weniger interessant gehalten als diese Lösung. Auch wenn es natürlich in Sachen "Legoprinzip" für Intel schlecht ist, dass sie das nicht umsetzen, müssen sie doch jetzt unterschiedliche Core-Chiplets bauen.
Wenn ich das richtig lese hat ein P Kern im Ultra bllC nur (schnellen) Zugriff auf 12 MB L3 bzw. 24 MB L3 wenn er auf den L3 des P Clusters direkt zugreifen kann?
Das wäre ein Hinweis dass diese CPU Serie im Gaming nicht ganz an die Vorteile des AMD 3D Caches heran kommen dürfte.
Wenn allerdings jeder P Kern komplett auf den L2 Cache von 4 MB pro Cluster Zugriff hat, dann könnte diese Eigenschaft in einigen Spielen sogar deutliche Vorteile bringen.
Ich würde mal behaupten, vor allem für die hier im Forum fast schon irrelevanten Anwendungskisten. Eine CPU mit 52 Kernen, die allesamt von einem großen Cache abgedeckt sind, muss die Konkurrenz erst einmal liefern. Jetzt versteht man auch wieso AMD noch "schnell" einen 9950X3D2 nachgeschoben hat.
