News Kioxia Twin BiCS Flash: Neues Speicherzellendesign für PLC mit 5 Bit

MichaG

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Knuddelbearli

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32 Spannungszustände unterscheiden beid en geringen Spannungen:o
 

Marco01_809

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Hmm, Spannungszustände verdoppeln für eine gerade mal 25% höhere Dichte, wenn man erstmal noch die Layer erhöhen kann? Das ist wohl wirklich was für die ferne Zukunft. QLC hat ja schon mit der Schreibperformance zu kämpfen und braucht massiv Unterstützung durch (DRAM-)Caches um nicht hinter HDDs zu liegen.

EDIT: @Holt: Ah stimmt, der Pseudo-SLC wars :)
 
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Holt

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Inzwischen hat 3D-NAND 128 Layer erreicht und zumindest in der Theorie denken Hersteller bereits an über 500 oder sogar 800 Layer mit kommenden Generationen. Doch irgendwann, ist das Limit erreicht, denn jede Schicht bedeutet auch einen zusätzlichen mit Kosten verbundenen Arbeitsschritt,
Wobei man hier zwischen den nativen und den gestackten Dies unterscheiden muss, denn bei den stacked sind letztlich nur mehrere Dies übereinander und werden durchkontaktiert. Dies spart zwar die Logik für die zusätzlichen Dies, senkt aber kaum die Kosten.
Ergänzung ()

QLC hat ja schon mit der Schreibperformance zu kämpfen und braucht massiv Unterstützung durch (DRAM-)Caches um nicht hinter HDDs zu liegen.
Die DRAM Caches bei SSDs sind keine Datencaches wie bei HDDs, sondern statt der Userdaten stehen dort die Verwaltungsdaten der Controller, vor allem die Mappingtabelle. Die Schreibraten werden durch die Pseudo-SLC Caches gepusht, also indem nur ein Bit der Zellen beschrieben wird.
 

dersuperpro1337

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Und das, wenn man überlegt, dass das Gehäuse einer handelsüblichenn 2.5" SSD vielleicht halb voll ist.

Alles nur, damit man Geld bei der Produktion sparen kann.
Wenn man keinen Grund für Preistreiberei mehr hat, dann muss natürlich die Marge hoch...
 

Holt

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PS828

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Bin gespannt was sich da durchsetzen wird. Die Probleme werden immer größer. Mal sehen wie groß die Kompromisse sein werden wenn PLC zum ersten Mal erscheint
 

Nulight

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Waren das noch Zeiten mit meiner ersten Super Talent SSD mit 32GB :p
 

Jenergy

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Zuletzt bearbeitet: (edit)

(-_-)

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Es klingt für mich eher wie ein Rückschritt
 

PS828

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Meine Systemplatte ist noch MLC. Und im AiC formfaktor. Sehr Potentes Stück Hardware.
Ich würde mir wünschen dass Formate wie AiC größere Bedeutung bekommen, da sie beispielsweise viel unempfindlicher gegenüber Hitze sind, da diese sich exzellent kühlen lassen.
 

MichaG

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Das ist bei solchen Fachthemen immer so eine Sache, daher war mir das Original einfach lieber als Zitat. Es gibt aber eine deutsche Version vom Pressetext, die zumindest besser als Google Translate ist: https://www.businesswire.com/news/home/20191212005860/de/

Wegen dem Logo: Das ist einfach symbolisch gemeint und dürfte tatsächlich eine biologische Zelle darstellen. 😊
 

RAZORLIGHT

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Kann mich mit dem neuen (dämlichen) Namen nicht anfreunden...
Was die Bitdichte der Zellen angeht, müssen sie da noch einiges an der Geschwindigkeit bzw. Haltbarkeit arbeiten.
 

Wattwanderer

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Schön zu sehen, dass mehr Potenzial in NAND Flash steckt als nur Strukturverkleinerung.

Zehnmal Verdoppelung der Kapazität bzw. Halbierung der Preise scheint so gar nicht mehr utopisch.
 

Holt

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Was die Bitdichte der Zellen angeht, müssen sie da noch einiges an der Geschwindigkeit bzw. Haltbarkeit arbeiten.
Es ist alles eine Frage der Anwendung für die die NAND genutzt werden. Für Heimanwender ist die Haltbarkeit bisher kein Problem, sofern die Qualitätsstufe der NANDs stimmt, also keine minderwertigen Qualität verbaut wurden die vom NAND Hersteller gar nicht für die Nutzung in SSDs vorgesehen sind.
Zehnmal Verdoppelung der Kapazität bzw. Halbierung der Preise scheint so gar nicht mehr utopisch.
Noch 10x die Preise zu halbieren, halt ich für unrealistisch, da die Steigerung der Kapazitäten bei mehr Layern ja auch mit mehr Aufwand verbunden ist. Bei den gestackten Dies muss man ja dann auch zwei Dies fertigen um diese übereinander zu packen und braucht entsprechend die doppelte Anzahl an Dies um die Kapazität darüber zu steigern. Man spart bei zwei gestackten Dies einmal Logik ein, die ist aber meist sowieso unter dem Array der Speicherzellen und spart damit nur Bearbeitungsschritte, aber keine Diefläche.

Mehr native Layer steigern die Kosten auch, weil statt mehr Diefläche "nur" mehr Bearbeitungsschritte nötig sind, aber damit steigt das Risiko durch Fehler den ganzen Layer zu verlieren und irgendwo ist daher auch eine Grenze für die Anzahl der nativen Layer vorhanden, wie man vor Jahren bei so 128 vermutet hat. Dies scheint recht gut zu passen, denn auch Samsung die bisher noch kein Stacking verwenden, werden künftig dazu greifen:
Bei 5 Bit pro Zelle spart man dann bestenfalls 20% der Kosten ein, wovon ein Teil wohl wieder für mehr ECC draufgehen dürfte, je mehr Bits man schon pro Zelle speichert, umso wenig Kostenersparnis bringt das nächste Bit. Beim Schritt von SLC auf MLC konnte man die Kosten noch halbieren, mit 3bpc statt 2bpc hat man bestenfalls ein Drittel der Kosten einsparen können, bei QLC sind es gegenüber TLC idealerweise noch ein Viertel der Kosten die sich damit sparen lassen.
 
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