News Sapphire Rapids: Details zu Intels CPUs mit bis zu 56 Kernen in vier Dies

[Ned Flanders]

Bei Naples ist es 95-110 ns zwischen den Dies, 190 inter Socket.
Bei Icelake ist es 50 intra Die und nur 110 inter Socket.
Sapphire rapid wird wohl irgendwo zwischen 50 und 110 landen.

Verlinkst du mal deine Quelle? Muss mir das auch mal anschauen.... Merci!

 

[bensen]

Verlinkst du mal deine Quelle? Merci!

Anandtech. Diverse Artikel zu Server CPUs.

 

[BxBender]

Ich erinnere mich daran, dass Intel damals über Ryzen und die "geklebte" CCD Technologie abgelästert hat.
Aber wenn ich mir die hier gezeigten Bilder von Intel anschaue, frage ich mich, wer hier nun irgendetwas grob zusammenschustert?

Ergänzung (14. Juni 2021)

Hatte sich AMD nicht zusammengeklebte CPUs patentieren lassen, oder war das was anderes?

Bei AMD sieht das ja auch anders, also professioneller aus. Intel sucht noch nach einen guten Alternativkleber, der auch einigermaßen gut hält. :-))

Und ja, Intel hat damals als erster Prozessoren zusammen auf einen Sockel gequetscht.
Die ersten Zwei- udn dann 4-Kerner waren jeweils Einkerner bzw. dann Dualkerne.
Damit hatte man versucht sich von AMD abzusetzen bzw. zu übertrumpfen.
Lief ja eigentlich auch ganz gut so, aber die hatten zuerst auch das Problem (zumindest beim Dualcore), dass Windows und die ganze Software noch nicht darauf abgestimmt gewesen ist.
Das hatte AMD ja dann auch mit dem ersten Ryzen, dass die Power gar nicht genutzt werden konnte.
Aber wenn Konsolen nun mindestens 8 Kerne im PC Sektor erfordern, dann sollte es wohl so langsam bei den Entwicklern losgehen, das mal vernünftiger auszulasten.
Das ist so ein wenig das Problem, kommt man zu früh oder zu spät damit auf den Markt?
Bekommt man das große Stück vom Kuchen, oder halten die Anderen einem beim Laufen lauter Stöcker zwischen die Beine, bis man strauchelt und stürzt?

 

[bensen]

Ich erinnere mich daran, dass Intel damals über Ryzen und die "geklebte" CCD Technologie abgelästert hat.
Aber wenn ich mir die hier gezeigten Bilder von Intel anschaue, frage ich mich, wer hier nun irgendetwas grob zusammenschustert?

Was genau meinst du? Die Kritik war damals die Latenz zwischen den Chiplet. Die ist doch hier noch gar nicht bekannt. Was soll an dem Bildern jetzt problematisch sein?

 

[estros]

Aber wenn ich mir die hier gezeigten Bilder von Intel anschaue, frage ich mich, wer hier nun irgendetwas grob zusammenschustert?

Du scheinst ein Microprozessor-Experte zu sein. Das ist beeindruckend.
Kannst du das bitte erläutern, wie du anhand von Bildern ein „grob zusammenschustern“ erkennen kannst?

 

[Knuddelbearli]

@Volker

Es lassen sich in der Tat 16 Kerne pro Die vermuten, was auf den Maximalausbau von 60 Kernen mit vier CPU-Chips pro Prozessor hinausläuft.

4*16=60? Das glaube ich nicht Tim. Da da steht wie vermutet, sollte das wohl 15 nicht 16 heißen?

 

[bensen]

Artikel-Update: Viele neue Bilder zeigen mehr Details des Aufbaus der einzelnen Chips. Es lassen sich in der Tat 16 Kerne pro Die vermuten, was auf den Maximalausbau von 60 Kernen mit vier CPU-Chips pro Prozessor hinausläuft. Für eine bessere Ausbeute ist pro Die aber vermutlich ein Kern deaktiviert.

Er hat auch die Die-Size angegeben. 400 mm² per Tile.
Komplett also 1600 mm².
Bei AMD sind es 8x 81 mm² + 416 mm² IO-Die.
Da ist Sapphire Rapids größer.
Aber das zeigt ja auch schon Ryzen vs Tiger Lake. Ein Willow Cove Core ist deutlich größer als ein Zen3 Core. Sowohl mit als auch ohne L2 Cache gerechnet.

 

[S.Kara]

4*16=60? Das glaube ich nicht Tim. Da da steht wie vermutet, sollte das wohl 15 nicht 16 heißen?

Im Artikel steht dass wohl ein Kern pro Die für die Ausbeute deaktiviert wird.
4 * (16 - 1) = 60

 

[bensen]

Im Artikel steht dass wohl ein Kern pro Die für die Ausbeute deaktiviert wird.
4 * (16 - 1) = 60

Ist aber imho trotzdem falsch.
Das Bild zeigt ja ein 5x4 Mesh.
Eine Reihe ist für IO und man sieht im zweiten Bild, das eine Zelle anders aussieht als die Kerne. Das wird wohl der Speichercontroller sein.
Also nur 15 Kerne vorhanden. Bei Teileaktivierung sind es dann nur 54 Kerne.

 

[Richy1981]

Also nur 15 Kerne vorhanden. Bei Teileaktivierung sind es dann nur 54 Kerne.

Und wie kommst du jetzt auf 54? Selbst wenn das 15 und nicht 16 sind....dann müssten 15er Kerne mit Teildeaktivierung doch dann 56 Kerne sein oder?

Ansonsten ist die Diskussion müssig. Halten wir eines Fest, das Chipletdesign hat schwung in den Markt gebracht, wo wohl jeder von profitiert. Und es muss auch nicht nur einen Weg nach Rom gehen, das können auch mehrere sein. Das was Intel da jetzt vorstellt, klingt in der Theorie klasse, aber am Ende muss es auch in der Praxis produziert werden und sogut funktionieren wie man sich vorstellt

 

[Teralios]

Intel hatte überhaupt zuerst geklebt- und da wurde seites Amd auch gelästert.
Wo bei Kleben oder nicht total irrelevant ist.

Ja, Intel hat zuerst geklebt und ja, AMD hat damals darüber gelästert, nur war damals das "Zusammenkleben" von Intel noch ein Stück anders als AMD bei Zen und nun auch Zen2 und 3.

Intel hat damals 2 CPU-Dies auf ein Package gesetzt, beide CPUs waren aber getrennt vorhanden und konnten nicht direkt miteinander kommunizieren, sondern mussten über das über die Northbridge und damit über den FSB.

Beim »Arbeitsspeicher« hatte das damals keine Nachteile, da der eh über die Northbridge angebunden war, aber wenn beide Dies was wollten, mussten sie sich den FSB teilen.

NUMA halte ich bei Sapphire Rapids (pro Socket) für nicht wahrscheinlich. Die Bandbreite zwischen den vier Chiplets dürfte aufgrund von EMIB sehr viel höher sein und die Latenz gleichzeitig um Faktoren geringer.

Nur das EMIB für die Bandbreite nicht der entscheidene Faktor ist, sondern die UPI und wie diese ausgelegt wird, ob man darunter nun EMIB schnallt. UPI wird jetzt auf 16GT/s gesteigert und 4 Links, das kann man auch über weitere Strecken machen.

Der EMIB ist dafür da, dass man die Wege kurz hält und damit die Latenzlaufzeit, und ja die wird vermutlich geringer ausfallen zwischen den vier Dies, nur würde das nicht unbedingt eine eigenwillige NUMA-Konfiguration verhindern wie bei Zen 1, denn dafür wiederum entscheidend ist nicht nur die Bandbreite - die hatte IF über PCIe durchaus gehabt - oder die Latenz - die war grausam - sondern in dem Fall auch die Tatsache, dass man die Daten für die CPU auch in dem Arbeitsspeicher haben wollte, der ohne Umweg angesprochen wird.

Dazu ist es auch wichtig, wie die einzelnen Komponenten als Nodes im Mesh organisiert sind, gibt es einen I/O-Part aus UPI-Links, RAM, PCIe und Rest, oder sind die I/O-Parts einzelne Nodes usw. Und da kann - auch wenn die Latenzen niedriger sind - durchaus sinnvoll erscheinen diese eigenen willige NUMA-Konstruktion des Zen 1 zu nutzen.

AMD hat aktuell zwar etwas längere Signallaufzeit zwischen den Chiplets und dem I/O, kann das aber durch L3-Cache kompensieren und die Latenzen sind vorhersehbar für alle Nodes. Bei der neuen Intel-CPU kann es aber unvorhersehbar werden mit dem RAM, wenn man ggf. über mehre CPUs springen muss um die Daten zu bekommen.

 

[[wege]mini]

Eine Reihe ist für IO und man sieht im zweiten Bild, das eine Zelle anders aussieht als die Kerne. Das wird wohl der Speichercontroller sein.

" It should be 16 core but 1 of the core area is taken up by the IMC hence we are only left with 15 of the total cores out of which 1 will be disabled for better yields."

https://wccftech.com/intel-next-gen...s-leak-out-up-to-56-active-golden-cove-cores/

Man könnte das 16te Ding, Kern nennen, könnte es auch lassen. Egal. Wichtig ist, was hinten rauskommt

4x14 sind aber nicht 54.

mfg

 

[Volker]

Sry für die Verwirrung

Das mit den 1600 mm² ist krass groß, da gibt es auch so ein paar Fragezeichen, weil das Verhältnis von KErnen mit Anhang zu Fläche viel schlechter wäre als alles bisher. Aber diese Richtung hat es wohl, klein ist es keinesfalls.

 

[Atent123]

Falsch! Das "Kleben" ist das was aktuell AMD/TSMC nicht hinbekommt, weil ihnen was vergleichbares zu EMIB/Foveros fehlt. Es werden bei Intel "Chiplets" geklebt, nur müssen sie nicht mühsam erst auf dem Package zusammen gefügt werden, sondern dies geschieht bereits während der Chipfertigung.

Wobei ich da nicht pauschal wissen würde, ob ein zusätzlicher Bump bonding Schritt unbedingt besser zu fertigen ist als ein komplexeres packaging auf dem IC mit mehr Cache zur Kompensation. Im memory Bereich wird ja bewusst mit bedeutend weniger Bumps (Ram) oder Through Silicon Vias gearbeitet.

Zumal Stud bumps und co. eine relativ große parasitäre Kapazität zwischen den DIEs erzeugen (wobei bumps auch klare Vorteile gegenüber TSV Lösungen haben). Dadurch wird der on Die IC auch irgendwann limitiert, wobei man sich beim Bus Die Fläche spart (die ja leider schlecht mit Fertigungsprozessen skaliert).

Ein riesiger IC Die nur für das Mesh ist halt zwar eine deutlich performantere Lösung, allerdings auch eher für edge cases gedacht. Gerade bei größeren Chipaufbauten wird es dann schnell teuer.

Mal schauen in welchen Bereichen sich das Ganze dann durchsetzt.

 

[Rickmer]

Das mit den 1600 mm² ist krass groß, da gibt es auch so ein paar Fragezeichen, weil das Verhältnis von KErnen mit Anhang zu Fläche viel schlechter wäre als alles bisher.

Ich musste grade mal den Xeon W-3175X nachschlagen, aber der kommt auch 'nur' auf 689mm²
Zwei davon waren ja als 56-core zu bekommen, das wären dann 1378mm²

Allerdings könnten bei 4 Chips die Yields genügend besser sein, dass es trotzdem wirtschaftlicher ist.

 

[cryoman]

Moin,
und ich dachte immer, das Windows 10 nur 64 logische Prozessoren unterstützt . . . . 😂
Also dann heißt es umsatteln auf LINUX oder ein UNIX Derivat?

 

[bensen]

Und wie kommst du jetzt auf 54? Selbst wenn das 15 und nicht 16 sind....dann müssten 15er Kerne mit Teildeaktivierung doch dann 56 Kerne sein oder?

Ja, irgendwie sind mir die Finger ausgegangen.

 

[Volker]

Ich musste grade mal den Xeon W-3175X nachschlagen, aber der kommt auch 'nur' auf 689mm²
Zwei davon waren ja als 56-core zu bekommen, das wären dann 1378mm²

Allerdings könnten bei 4 Chips die Yields genügend besser sein, dass es trotzdem wirtschaftlicher ist.

Ja 400 mm² ist in der Produktion bezüglich Yield nicht mehr ein Problem. Da geht es so ab 500 und richtig 600mm² groß, aber wir wissen ja das selbst Nvidia 800+ mm²Monster-Dies rausgebracht hat. Von daher sind 4*400 mm² schon echt safe. Und 10 nm läuft nächstes Jahr auch ne Weile und sie haben druch Ice Lake-SP Erfahrungen mit großen Dies da, das sollte schon besser laufen.

Wird definitiv ein spannendes Produkt, vor allem wenn sie da ja auch noch irgendwo HBM anflanschen wollen.

 

[Knuddelbearli]

Ja, irgendwie sind mir die Finger ausgegangen.

Mit Fingern kann man doch Problemlos bis 60 Zählen, deshalb haben wir ja 60 Minuten und 60 Sekunden, frag doch die Babylonier die konnten das schon vor fast 4.000 jahren.

 

[[wege]mini]

Problemlos bis 60 Zählen

Nur wenn man weis, wie es geht.

Die Inkas hatten z.B. 20 als Basis ihrer Berechnungen und daher kein Schaltjahr und die vedische Mathematik ist für viele Nichtinder immer noch ein Geheimnis.

Probleme gibt es überall.

mfg

p.s.

Oder waren es die Maya? Irgend so ein "rückständiger Indianerstamm" halt.