3/20 Duron 950 bis Athlon XP 1,7+ im Test : AMD Prozessor Roundup

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Technik

AMD selbst fasst alle performancesteigernden Architekturneuerungen des Palomino unter dem Begriff der so genannten "QuantiSpeed Architektur" zusammen. Auch Intel hat für die Performance des P4 mit der 'Netbrust Technologie' ein Schlagwort parat. Die QuantiSpeed Architektur nimmt eine Schlüsselposition bei AMDs Markting für den Athlon XP ein und stellt die Grundlage beziehungsweise die Begründung für die Einführung von Modellnummern abseits des realen Prozessortakts, also dem Performance-Rating, dar. Wir werden dieser QuantiSpeed Architektur deshalb einen eigenen Abschnitt zukommen lassen.

Athlon Model 4 System Block Diagramm
Athlon Model 4 System Block Diagramm
Athlon Model 6 System Block Diagramm
Athlon Model 6 System Block Diagramm

QuantiSpeed Architektur

Hat man sich ein wenig mit der 'QuantiSpeed Architektur' beschäftigt, steht man schon bald vor einem Verständnisproblem. Aufgrund der ähnlichen Kerne des Morgan und dem Palomino müsste der Begriff der QuantiSpeed Architektur eigentlich auch voll auf den neuen Duron (Morgan) sowie auf den Mobile Athlon 4 (Mobile Palomino) und den Athlon MP (Multiprozessor Palomino) zutreffen. Allerdings wird dieser Name weder beim mobile Athlon 4 noch beim Duron in den Mund genommen. Auch beim Athlon MP Processor Model 6 Data Sheet vom Juni 2001 ist noch keine Spur von diesem Begriff zu sehen. Erst beim Athlon MP Processor Model 6 OPGA Data Sheet vom Dezember 2001 nimmt AMD auch hier den Begriff QuantiSpeed Architektur in den Mund. Da es in dem Zeitraum von sechs Monaten, die zwischen diesen beiden Dokumenten liegen, außer dem neuem Gehäuse keine weiteren grundlegenden Modifikationen am Prozessor gegeben hat, ist davon auszugehen, dass man beim Prozessorhersteller aus Kalifornien den Begriff in diesem Zeitraum erst neu geschaffen haben muss. Da der Athlon MP im OPGA (Organic Pin Grid Arry) wie seine Palomino-Brüder über Modellnummern und nicht länger über den realen Takt zu identifizieren ist, scheint sich die Theorie, dass die QuantiSpeed Architektur als Begründung für die Einführung des Performance Ratings herhalten soll, zu bestätigen.

Was beinhaltet die QuantiSpeed Architektur nun eigentlich wirklich?? Vor allem: handelt es sich tatsächlich um eine neue Architektur, oder nur um eine neue „TradeMark™“, einen Namen also, der als Teil einer Strategie zur Vermarktung des Performance Ratings geschaffen wurde?

Laut AMD besteht die QuantiSpeed Architektur aus vier Kernelementen (teilweise frei übersetzt):

  • Die neunfache, pipelinegestützte, superskalare x86 Prozessor-Mikroarchitektur, die eine optimale Ausgewogenheit zwischen Arbeit pro Taktzyklus und Frequenzskalierbarkeit sicherstellen soll. Sie setzt sich aus jeweils drei pipelinegestützten, superskalaren Fließkomma-Ausführungseinheiten, Integereinheiten und Adress-Kalkulationseinheiten zusammen.
  • Die 3DNow! Professional fähige Fließkommaeinheit soll die schnellste heutzutage erhältliche sein.
  • Ein neuartiger hardwareseitiger Vorab-Datenzugriff (data pre-fetch) der besonders die Leistungen anspruchsvoller Software unter Ausnutzung hoher zur Verfügung stehender Speicherbandbreiten verbessern soll.
  • Verbesserte exklusive und spekulative two-level Translation Look-aside Buffer (TLB) sollen verhindern, dass der Prozessor ins stocken gerät, während er auf zukünftige Daten und/oder Anweisungen wartet.

Wenn man sich diese von AMD angegebenen Schlüsselmerkmale der QuantiSpeed Technologie genau anschaut, wird deutlich, dass sich hinter dem neuen Namen einige alte Bekannte verbergen. Die „neunfache, pipelinegestützte, superskalare x86 Prozessor-Mikroarchitektur“ entspricht im Prinzip genau der des Thunderbirds. Den zweiten aufgeführten Punkt betreffend muss man sagen, dass auch die Fließkommaeinheit des Athlon XP (Palomino) der des Thunderbird Athlons ähnlich ist, allerdings verspricht hier, wie schon erwähnt, die Erweiterung der Befehlssätze um die 52 SSE1 Befehle etwas zusätzliche Leistung. Einen wirklich großen Fortschritt in Sachen Performance verspricht dagegen Punkt 3, also der hardwareseitig implementierte Vorab-Datenzugriff (hardware data pre-fetch), den Intel schon mit dem PIII und seiner „Data Prefetch Logic“ einführte, und den nun auch der Palomino beherrscht. Dem aktuellen Befehlsablauf folgend, lädt die pre-fetch Technik von AMD bald benötigte Daten aus dem Arbeitsspeicher in den sehr viel schnelleren on-die Level 2 Cache, so dass sie dem Prozessor ohne Verzögerung zugeführt werden können, wenn sie gebraucht werden. Ähnlich klingt zumindest die Zielsetzung des vierten und letzten aufgeführten QuantiSpeed Elements, das ebenfalls keine absolute Innovation darstellt, sondern eine Verbesserung einer bereits bekannten Technik darstellt. Durch den Einsatz eines weiterentwickelten Translation Look-aside Buffers (TLB) soll nämlich verhindert werden, dass der Prozessor auf Daten/Anweisungen warten muss. Das Prinzip, dass dieses Ziel verwirklichen soll, unterscheidet sich allerdings deutlich von dem des data pre-fetchings. Im TLB werden nämlich nicht die Daten selbst bereitgehalten, sondern, vereinfacht gesagt, der Weg zu ihnen bzw. den Weg enthaltende „Landkarten“; auf Englisch also maps zu häufig und in jüngster Vergangenheit genutzten Daten/Anweisungen werden im TLB aufbewahrt. Etwas genauer gesagt bilden diese maps die Verknüpfung zwischen den (dem Prozessor bekannten, vom Programm ausgegebenen) logischen Speicheradressen der Daten und den (vom Prozessor benötigten) physischen Speicheradressen. Im TLB werden also die physischen Adressen zu den meistgebrauchten Daten ständig bereitgehalten. Somit fällt das zeitaufwendige Umrechnen von logischen in physische Adressen weg. Beim Athlon XP sollen drei konkrete Verbesserungen an dieser Technologie zum Leistungszuwachs beitragen. Erstens wurde der Level 1 Daten-TLB von 32 auf 40 Einträge vergrößert. Zweitens beseitigt nun, so AMD, die „exclusive buffer“ Struktur der Level 2 Daten- und Anweisungs-TLBs doppelt vorhandene Daten, wodurch Level 2 Cache für andere Daten frei wird. Drittens soll auch das „spekulative Generieren und Laden“ neuer maps den TLB und damit den Palomino beschleunigen.

Rekapitulieren wir das eben von uns hergeleitete Material noch einmal. Auch wenn der Athlon XP an einigen Stellen erweitert (Data Prefetch Logic) bzw. ergänzt (Translation Look-aside Buffers) wurde, ist der Begriff der 'QuantiSpeed Architektur' wohl eher als schlagkräftiges Argument für das P-Rating und die erzielten Leistungsgewinne zu sehen. Eine wirkliche Neuerung versteckt sich im Endeffekt nur hinter einem der Unterpunkte und dieser trifft gleichmaßen auf den neuen Duron, den Athlon 4 und den Athlon MP zu.

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