Notiz AMD-Prozessoren: AIDA64 mit Support für Castle Peak, Matisse und Rome

[Banned]

Welchen 3466er meinst du?

Der Test hier bei CB hat doch gezeigt, dass 3200 CL14 bei Ryzen besser ist als 3466 CL16.

https://www.computerbase.de/2019-03/amd-ryzen-cpu-ddr4-ram/2/#abschnitt_spieletests_in_fullhd

Ich würde eher guten 3200er mit B-Dies nehmen und versuchen, den auf 3466 mit CL14 zu kriegen.

 

[-Ps-Y-cO-]

Man könnte ebenso auch 2133er RAM nehmen und diesen Versuchen auf 3200 CL16 zu drücken (Was in 80% aller fälle klappt!!)

 

[Banned]

Das wäre mit zu heiß.


Wo du deine 80% her hast, will ich besser gar nicht wissen.

Aber ja, wenn man die Timings hoch genug schraubt, kräftig Saft draufgibt und die Daumen drückt, dass er stabil ist, geht das bestimmt.

 

[Iceberg87]

Was ich in Bezug auf den Speicher bei Matisse noch spannend finde. Womöglich soll es hier ja einen variablen Teiler zwischen dem RAM und der IF geben. Das wäre ideal - die IF wäre damit nicht mehr direkt an den RAM gebunden. Man könnte damit die IF mit höheren Geschwindigkeiten laufen lassen als den RAM. Teurer 3200er Speicher wäre damit nicht mehr zwingend notwenig. Ich glaube @Holt hat es mir letze Woche so erklärt.

 

[MK one]

@Iceberg87
da hast du was falsch verstanden...
dank dem Teiler und dem entkoppeln vom IF kann man noch höheren Ramtakt mit den entsprechenden Ram Riegeln erreichen= 4000 oder noch höher , sollte jedenfalls so sein , wenn die Dinger nicht viel zu teuer wären .
Möglich wird das weil bisher wurde immer die CPU quasi mitübertaktet wurde über den IF , da war dann nicht beim IMC sondern bei der CPU Schluß , bis 3600 gingen einige Boards und Riegel bisher ,
Der IMC im I/O Die sollte mehr zulassen , mit dem Teiler senkt man den IF Takt den man dann über den erhöhten Ram OC Takt wieder auf normales Niveau bringen kann

Bisher ist es so das Ryzen überproportional profitiert durch höheren Ram Takt , weil ja gleichzeitig auch der IF Takt mit hoch gesetzt wird , das geht jedoch nicht unbegrenzt so

 

[Iceberg87]

@ MK one

Danke dir für die Richtigstellung, Ich glaube aber, ich habs immer noch nicht ganz richtig kapiert .

Aber ich denke ich versehe worauf du hauswillst. Tschuldige, ist ne Zeit her seitdem ich das letzte mal ne AMD-CPU hatte . Aber quasi ist es genauso, als wenn bei bei einem alten Athlon 64 den Speicherteiler von DDR-400 auf 333 heruntersetzen würde. OK, ein schlechtes Beispiel, da man diese Architekturen natürlich nicht wirklich miteinander vergleichen kann.

Aber: Bedeutet das im Umkehrschluß nicht, daß man noch schnelleren RAM benötigt um die maximale Leistung des Ryzens abzurufen? Gut, prinzipiell nur für Spiele wichtig - für mich größtenteils uninteressant. Ich hatte gedacht, daß es genau gegenteilig ist. Man senkt dem RAM-Teiler um eine höhere Geschwindigkeit der IF zu erreichen. So wie du es darstellst, braucht man also noch schnellen RAM um den bestehenden Flaschenhals zwischen RAM und IF zu beseitigen. Uff, ist das kompliziert .

Aber gut, wir werden sehen, was die I/O-Chip zu leisten vermag. AMD dürfte sich dieser bisherigen Schwäche der IF-RAM-Anbindung durchaus bewußt sein und daran gearbeitet haben. Abgesehen davon: Die Anwenderleistung ist ja bereits bei den aktuellen Ryzens (und auch den 1000ern) top. Hatte vor 1 1/2 bei einem Kumpel einen Ryzen 1600 (ohne X) verbaut. War relativ einfach - auch das Übertaken (3.8GHz) stellte kein großes Problem dar. Und die Leistung bei Anwendungen sind selbst bei den 1000er Ryzens ist wirklich gut - ok, im Vergleich zu meinem Prozi. (3770k). Ca. 60% mehr Leistung beim Rendern als mit meiner meiner Ivy.

 

[Taxxor]

Aber: Bedeutet das im Umkehrschluß nicht, daß man noch schnelleren RAM benötigt um die maximale Leistung des Ryzens abzurufen?

Sagen wir, die Maximalleistung des RAM hat sich erhöht, nicht die Maximalleistung der CPU
Siehs mal so:

Standard IF Maximaltakt = 3600MHz

Teiler 1:1 = Voller Takt bei DDR4 3600

Wer jetzt einen 4000er Riegel einbauen möchte, stellt man den Teiler auf 1:0,9 und der IF bleibt weiterhin bei 3600MHz, aber der RAM Takt kann auf 4000MHz hoch gehen.

 

[MK one]

wobei ich was von 0,5 beim Teiler gelesen hatte , ich hoffe jedoch das er sich feiner einstellen läßt , aber das muß man abwarten , ggf wird der IF etwas ausgebremst sollte es so sein , was ich nicht hoffe

 

[Iceberg87]

Wer jetzt einen 4000er Riegel einbauen möchte, stellt man den Teiler auf 1:0,9 und der IF bleibt weiterhin bei 3600MHz, aber der RAM Takt kann auf 4000MHz hoch gehen.

Jetzt hab ich kapiert, danke @ Taxxor .

Und da schneller RAM bei den Ryzens bekanntermaßen viel bringt, ist das natürlich eine Option um das System weiter zu beschleunigen.

wobei ich was von 0,5 beim Teiler gelesen hatte , ich hoffe jedoch das er sich feiner einstellen läßt , aber das muß man abwarten , ggf wird der IF etwas ausgebremst sollte es so sein , was ich nicht hoffe

Nur ein Teiler von 0.5?? Das kann ich mir nicht vorstellen. Würde ja bedeuten, daß der IF dann nur mit 2000MHz läuft, wenn man 4000er RAM einbaut.

Noch eine allgemeine Verständnisfrage zum IF und den CCX bei Zen. Da werde momentan immer noch nicht richtig schlau draus. Soweit mir bekannt ist, ist der IF ja dazu da, damit die einzelnen CCX untereinander kommunizieren können. Bei einem derzeitigen Ryzen 2xxx (und auch bei 1xxx) sind beim 8 Kerner zwei CCX mit je vier Kernen vorhanden. Der L3 Cache ist ebenfalls geteilt, müßten eigentlich 2 x 8 MB sein. Von daher ging ich irrtümlich davon aus (oder hatte mir erhoft), daß bei Ryzen 3xxx die Gewschwindigkeit der IF über einen, ich nenne es mal positiven Speicherteiler erhöht werden kann. Beispiel: Ich nutze 2400er RAM, stelle RAM/IF auf 1:1.5 und schwupps liefe der IF auf 3600 MHz (2400MHz x 1.5). Aber das funktioniert selbstverständlich nicht, da der IF ja den RAM zur Kommunikation benötigt .

Wie ist das eigentlich mit dem neuen Design von Zen 2 genau? Ich würde es so sehen: Das Chiplet ist bei Zen2 das was früher der CCX war. Allerdings jetzt eben mit 8 Kernen. Der IF bleibt bei Zen2 ja erhalten, soweit ich gelesen habe. Ich frage mich gerade, welche Aufgabe dann der I/O-Chip übernimmt. Oder ist der IF im I/O-Chip integriert?

 

[Crashtest]

Der Artikel hat doch einige erhebliche Fehler !

AMD Picasso ist auch K17.1 ( Family 17h Mdl 18h Stepping 0 (ES) bzw. Stepping 1 )
AMD Starship (zB EPYC Rome) ist K17.3
AMD FireFlight ist K17.5
AMD Renoir ist K17.6
AMD Matisse ist K17.7

 

[Taxxor]

Wie ist das eigentlich mit dem neuen Design von Zen 2 genau? Ich würde es so sehen: Das Chiplet ist bei Zen2 das was früher der CCX war. Allerdings jetzt eben mit 8 Kernen. Der IF bleibt bei Zen2 ja erhalten, soweit ich gelesen habe. Ich frage mich gerade, welche Aufgabe dann der I/O-Chip übernimmt. Oder ist der IF im I/O-Chip integriert?

Das Infinity Fabric ist einfach eine Art Leiterbahn zwischen den einzelnen Komponenten.

Das Chiplet besteht nach wie vor aus 2 CCX die per IF verbunden sind.
Dieses Chiplet bzw bei den 12/16C dann zwei Chiplets kommunizieren, ebenfalls über den IF, mit dem I/O Die.

Der I/O Die übernimmt, wie der Name schon sagt, die Inputs und Outputs, also die Kommunikation zwischen Cores und z.B. RAM.
Dieser Part war bei Zen und Zen+ im Zeppelin Die Integriert, die jetzigen chiplets enthalten nur noch die Cores+Cache

 

[Iceberg87]

Das Infinity Fabric ist einfach eine Art Leiterbahn zwischen den einzelnen Komponenten.

OK, soweit klar .

Das Chiplet besteht nach wie vor aus 2 CCX die per IF verbunden sind.

War ein Denkfehler von mir. Ich dachte, daß Chiplet hat den CCX ersetzt.

Dieses Chiplet bzw bei den 12/16C dann zwei Chiplets kommunizieren, ebenfalls über den IF, mit dem I/O Die.

Jetzt wirds für mich aber etwas kompliziert, entschuldige . Wenn ich`s richtig verstanden habe bedeutet das folgendes: Die IF ist sozusagen universell - eine Art Leiterbahn wie du gesagt hast. Und die I/O-Die ist mit dem IF ebenfalls verbunden.

Der I/O Die übernimmt, wie der Name schon sagt, die Inputs und Outputs, also die Kommunikation zwischen Cores und z.B. RAM

Also über die (teilweise sehr vielen) CCX eines Zen-Prozessors hinaus. Er überbrückt quasi die bisherigen Flaschenhälse der Zen-Architektur (IF/CCX/RAM). Sozusagen eine Art "overhead" - eine übergeordnete Einheit welche für sämtliche Kommunikationen zwischen IF, den CCXes und dem RAM zuständig ist, richtig?

Dieser Part war bei Zen und Zen+ im Zeppelin Die Integriert, die jetzigen chiplets enthalten nur noch die Cores+Cache

Wenn das so ist würde das in meinen Augen bedeuten, daß man z. B. den L3 Cache von Zen2 (beim 8-Kerner) als eine einzige Einheit verstehen kann. Also nicht mehr 2 x 8 MB, sondern direkt 16MB (bzw. 32MB, da sich der Cache bei Zen2 verdoppeln dürfte). Der I/O-Chip sorgt dafür, daß alles eins wird - sehr stark vereinfacht ausgedrückt .

Uff, ist wirklich kompliziert das ganze.

BTW: Möchte einfach mal Danke sagen, daß ihr soviel Geduld aufbringt mit der Beantwortung meiner (für euch vielleicht) trivialen Fragen . Ich bewundere wirklich eure Fachkenntnisse was Prozessorarchitektur angeht. Bin ja auch nicht wirklich unwissend - aber hier im Forum gibts schon eine Menge Leute die weitaus mehr wissen als ich .

Wünsche euch allen ne GuN8!

 

[Taxxor]

Wenn das so ist würde das in meinen Augen bedeuten, daß man z. B. den L3 Cache von Zen2 (beim 8-Kerner) als eine einzige Einheit verstehen kann. Also nicht mehr 2 x 8 MB, sondern direkt 16MB (bzw. 32MB, da sich der Cache bei Zen2 verdoppeln dürfte). Der I/O-Chip sorgt dafür, daß alles eins wird - sehr stark vereinfacht ausgedrückt .

Ich will jetzt nichts falsches sagen, aber wenn das chiplet nach wie vor aus 2 ccx besteht dann hat man auch 2x8mb pro chiplet.
Ich bin mir aber auch nicht sicher ob es überhaupt schon offizielle Infos über den Aufbau des Chiplets gibt

Der I/O Die vereinfacht hier auch nichts, da es für Ryzen durchaus effizienter wäre die Komponenten alle auf einem Die zu haben. Die Verbindung von Chiplet zu I/O über den IF bringt ja eine Latenz, die man sonst nicht hätte.

Der einzige Grund, warum man diesen Weg geht, ist, weil man so kein eigenes Design für Ryzen entwerfen und fertigen muss, sondern die Chiplets für alles vom kleinen Ryzen 3 bis zum 64C Epyc nutzen kann.

Bei letzterem macht der I/O Die hingegen auch über den Kostenfaktor hinaus Sinn, weil alle Kommunikation von bis zu 8 Chiplets über ihn läuft und somit jeder Kern die gleichen Latenzen hat.
Vorher hatte ja jeder Die einen memory controller und wenn Die 1 jetzt was über memory controller 3 schreiben wollte, musste er erst zu die 2 und dann zu die 3 springen, wo der Controller sitzt.
Mit zen2 gibt es solche Inkonsistenzen theoretisch nicht mehr

 

[MK one]

jedes Chiplet hat 32 MB Cache = 64 MB für die 12C / 16 C Ryzen 3xxx , jeder CCX erhält 16 MB cache zumindest wenn man Sisoft Sandra glauben darf ..

ist zwar Epyc Rome aber da werden 16 x 16 MB L3 Cache ausgewiesen , hat aber ja nur 8 x8C Chiplets = 32 MB Pro chiplet

Sollte aber passen , Sisoft zeigt beim Naples auch 8 * 8 MB an , obwohl nur 4 Ryzen Dies

Daraus kann man schließen das der CCX zwar 4 Kerne behält , jedoch den doppelten L3 Cache erhält , die 64 MB Cache finde ich übrigens echt üppig bemessen für ne Desktop CPU

 

[Iceberg87]

Wow, sieht ja wirklich krass aus beim 64C Rome: 16 x 16 (=256MB) LV 3 Cache . Das hatte mein erster PC gerade mal als RAM. Aber nur 1.4GHz Standardtakt - ist schon ein bisserl wenig, auch für eine Server CPU. Aber nagut, ES - da ist noch nicht aller Tage Abend .

Daraus kann man schließen das der CCX zwar 4 Kerne behält , jedoch den doppelten L3 Cache erhält , die 64 MB Cache finde ich übrigens echt üppig bemessen für ne Desktop CPU

Ja, wenn das stimmt was SiSoft auswirft ist es so. Aber der CCX beinhaltet bei Zen1(+) ja auch den L3-Cache. Ich könnte mir vorstellen, daß der L3-Cache bei Zen2 innerhalb des Chiplets liegt - und nicht mehr im CCX. Es würde also beim zukünftigen 16-Kerner zwei Chiplets und 4CCX geben - und 2 x 16MB L3 Cache, welche sich innerhalb der beiden Chiplets befinden.Und ja, 64 MB ist wirklich recht viel für den 12/16-Kerner. Na ja, bei 7nm ist halt noch viel Platz auf der Die .

 

[MK one]

Etwas unklar ausgedrückt ...
Ryzen 1/2 bisher = 16 MB L3 Cache pro die / 8 MB pro 4C CCX
Ryzen 3xxx bis 8 C = 32 MB L3 / 16 MB pro 4C CCX
Ryzen 3xxx = 12C-16C / 64 MB L3 Cache = 16 MB pro 3/ 4 C CCX

 

[Iceberg87]

Genau das wollte ich damit sagen @MK one.

Und am besten ist:

Ryzen 3xxx = 12C-16C / 64 MB L3 Cache = 16 MB pro 3/ 4 C CCX

Bedeutet der Zwölfkerner wird (wahrscheinlich) ebenfalls 64MB haben .

Ich bin wirklich schon sowas von gespannt darauf, wann AMD endlich mal mit konkreten Daten über den Aufbau von Zen2 rausrückt. Sollte m. M. n. nicht mehr allzulange dauern. Bei Bulldozer wußte man ja auch schon zwei Monate vorm Launch, daß es Module gibt. Oder den CCX bei Zen. Beim (von mir geschätzten) Launch im Juli würd ich einfach mal auf Mai für detailierte Infos tippen.