News Ryzen 7000: AMD zeigt Zen-4-CPU mit 5 GHz in Halo auf Sockel AM5

[ETI1120]

Anstatt über das Design eines Prototypen könnte man nun wirklich über andere Dinge spekulieren. Die wissen schon was sie tun.

Das denke ich auch.

Der Post von Linmoun verweist ja auf eine schlüssige Begründung für die Aussparung.
Wenn man in den Leaks die die Bilder der Unterseite ansieht, dann bekräftigen diese die Aussage.
Es gibt keine SMD-Bauteile, nur Kontakte.

Die Erklärung die dazu AMD geliefert hat ist auch einerseits OK und anderseits etwas daneben da es vollkommen gereicht hätte im unterem Bereich eine Aussparung für die Bauteile zu machen.

Da wäre die Gehäuseform noch viel komplizierter geworden.

Eventuell gibt es noch ein noch nicht gezeigtes Teil im Sockel, dass die Aussparungen abdeckt.

Aber ich bin schon extrem auf die Leistung gespannt

Finde ich auch.

Am 8. November hat AMD den neuen N5 Prozess, der für Zen 4 verwendet wird, mit dem aktuell verwendeten N7-Prozess verglichen:
Der neue N5-Prozess bietet laut AMD

• mehr als die 1,25-fache Performance
• die doppelte Dichte (wahrscheinlich nur für Logikschaltungen, SRAM skaliert weit schlechter)
• die doppelte Effizienz (hoffentlich in einem relevanten Arbeitspunkt und nicht bei 500 MHz)

Noch eine Randbemerkung: Es sind Zahlen die AMD auch für den Übergang von GF 12 nm auf N7 angibt.

Durch die Ankündigung, dass ein Engineering-Sample mit 5 GHz über alle Cores läuft, hat AMD die 1,25 fache Performance bekräftigt. Wenn man davon ausgeht, dass es eine 8-Core-CPU war, dann entsprechen 5,0 GHz im Vergleich zum Ryzen R7 5800X, der einen Basistakt von 3,8 GHz hat, dem Faktor 1,31.

Soweit ich weiß ändern sich nicht nur die Prozesse mit denen CCD und IOD hergestellt werden. Auch das Packaging mit dem CCDs und IOD zusammengebaut werden, ändert sich. So wie ich es verstehe resultiert der Energieverbrauch des IOD nicht nur im Die selbst sondern auch in den Verbindungen zwischen CCD und IOD. Durch neue Packaging-Methoden kann der Energieverbrauch für diese Verbindungen gesenkt werden.

In einem Vortrag an der Allen School erklärt Gabriel H. Loh (Senior Fellow bei AMD Research) vor warum AMD den Weg mit den Chiplets gegangen ist. Er verwendet dieselben Folien die auch schon Sam Naffziger vorgetragen hat. Gabriel H. Loh ist aber deutlich klarer im Vortrag. Ein enscheidenter Punkt ist mir erst bei diesem Vortrag klar geworden:

• Wenn AMD sagt, dass der IOD auch in einem alten Node hergestellt werden kann weil die IO nicht gut skaliert, bezieht sich dies nicht (nur) auf das Design der IO-Schaltungen. Die Fläche des IOD wird bestimmt durch die Anzahl der erforderlichen Bumps (Kontakte) und wie viele Bumps je mm² Die-Fläche umgesetzt werden können. D. h. bringt gar nichts die Schaltungen für I/O-Funktionen zu verkleinern, da man für das Umsetzen der Kontakte sehr viel Chipfläche benötigt.
• Wenn EPYC 7xx4 (Zen 4) nun 12 anstatt 8 CCDs beinhaltet und 12 statt 8 Memory-Channels bietet, muss beim Verwenden derselben Packaging-Technik der sIOD um beinahe 50 % größer werden. Egal ob AMD beim IOD weiterhin GF 12 nm verwendet oder auf wie erwartet auf TSMC N6 wechselt. Nur durch den Wechsel auf eine Packaging Technik mit integriertem Fanout kann AMD mehr Kontakte je mm² Chipfläche realisieren und so die Fläche des IOD begrenzen.

Durch die gestiegene Effizienz aus neuem Prozess und optimiertem Packaging ist auch klar, dass es möglich wird auf der Basis von Raphael (Zen 4 mit Chiplets) Mobilprozessoren der H- bzw. HX-Klasse anzubieten. So wie es Greymon55 wiederholt angedeutet hat. Wenn die Leaks zu Zen 5 zutreffen wird Phoenix (Zen 4 für Mobile Anwendungen) der letzte monolithische Die für APUs/CPUs sein.

Alles deutet darauf hin, dass Raphael eine IGPU hat. Ich denke nicht, dass diese viele CUs haben wird. Es geht darum PCs ohne dezidierte Grafikkarte zu ermöglichen. Diese werden vor allen für Businessdesktops benötigt, aber auch viele Heimanwender benötigen nicht wirklich viel 3D-Leistung.
APUs mit viel Grafikleistung (>20 CUs) erwarte ich erst dann wenn in eine APU aus einem oder mehreren CCDs, einem GCD und einem IOD aufgebaut wird. Also nicht mit Zen 4.

Wenn AMD für AM5 zwei neue TDP-Klassen mit 125 W und 170 W plant, wollen sie massiv an der Performanceschraube drehen. Allerdings muss das Maximum 170 W nicht zwingend schon für Raphael vorgesehen sein.

Bei Raphael deutet alles darauf hin, dass die maximale Anzahl der Kerne bei 16 bleibt. Es gibt nur vereinzelte Aussagen dass auch 3 CCDs möglich sein sollen. Aber mit Zen 5 wird AMD wohl die Anzahl der Kerne für AM5 erhöhen. Was mich stutzig macht ist die große Lücke zwischen 125 W und 170 W. Ich würde eigentlich eine weitere TDP-Klasse mit 145 W erwarten.

Andererseits will ich nicht ausschließen, dass AMD bei Zen 4 mit einer TDP von 125 W plant. Aber für Zen 5 mit mehr Kernen und mehr Rechenwerken eine TDP von 170 W benötigt. Wenn AM5 auch für Zen 5 verwendet werden soll muss AMD dies bereits jetzt den Mainboard-Herstellern mitgeteilten. Dagegen spricht, dass die Mainboard-Hersteller nur dann Boards anbieten, die CPUs mit einer 170 W TPD versorgen können, wenn AMD auch entsprechende CPUs anbietet.

Die Ankündigung dass der Ryzen 7000 und AM5 PCIe 5.0 unterstützen, wirft Fragen über die Stichhaltigkeit der Informationen aus dem GigaByte-Hack und einiger älterer Leaks auf. In den Diagrammen aus dem GigaByte-Hack waren alle PCIe-Lanes in Gen 4.0 aufgeführt. Hat dies AMD tatsächlich noch auf die Schnelle geändert? Nachdem den Mainboardherstellern gesagt wurde, es wird PCIe 4.0? Falls ja, haben diese haben sich bestimmt gefreut. Oder sind das frisierte Dokumente?

Auch die Angaben in diesen Dokumenten zu Rembrandt erscheinen mir fragwürdig. Aber leider war die Vorstellung am 4. Januar sehr oberflächlich. Deshalb kann ich nicht beurteilen, ob sie definitiv falsch sind.

Der Punkt ist, treffen die Informationen zum Zen 4 Core und dem neuen IOD in diesen Dokumenten zu?

• Optimierungen in den Caches
  
  
  
  .
  Die 1024 kByte L2 erscheinen auch bei MilkyWay@Home, wo 2 Zen 4 aufgetaucht sind. Einer mit 8C/16T und einer mit 16C/32T
• Unterstützung von AVX-512
  Dies ist eigentlich überraschend, da dies größere Änderungen im Kern erfordert.
  Eigentlich soll Zen 4 nur eine Optimierung von Zen 3 sein. Erst bei Zen 5 wird die Architektur neu aufgesetzt bzw. erweitert.
• Nicht nur der Prozess des IOD wird geändert, es gibt auch deutliche Änderungen im I/O-Subsystem wie ein neuer IO-Microprozessor, breitere Anbindung und höhere Taktfrequenzen.
• Das CCD soll in etwas so groß bleiben wie bei Zen 3. Es ist aufgrund der Ankündigungen vom 8. November klar dass es bei 8 Cores je CCD bleibt. Wiegen AVX-512 und die oben genannten Änderung am Cachesystem den Platzgewinn aus dem Nodewechsel auf?

Aus den Dokumenten geht nicht hervor, ob und wie stark die Branchprediction verbessert wurde oder wie die Latenzen der Caches geändert wurden. Grundsätzliche Änderungen an der Architektur wie mehr Load/Store wären überraschend.

Lange Rede kurzer Sinn. Es ist neben höheren Taktfrequenzen auch eine höhere IPC zu erwarten. Aber werden es tatsächlich die oft genannten 20 % IPC-Steigerung? Mit derselben Programmsuite, die für die 19 % bei Zen 3 herangezogen wurde?

 

[Robo32]

Da wäre die Gehäuseform noch viel komplizierter geworden.

Keine Ahnung was an einer kleinen Aussparung am "Boden" komplizierter sein soll als an einer in voller Höhe - aber egal.

Was die CCDs angeht, die Energiedicht ist schon beim N7 (hauptsächlich beim 8-Kerner) nicht ohne und wird bei N5 mit höherer TDP hoffentlich nicht durch die Decke gehen.
Bei IOD wird es womöglich wie jetzt schon zwei geben und nur der für die Server wird PCIe5.0 unterstützen - werden wir sehen, zumal PCIe5.0 für bei der kleineren Plattform (AM5) auf Jahre keinen effektiven Vorteil bieten wird.

 

[Taxxor]

Durch die Ankündigung, dass ein Engineering-Sample mit 5 GHz über alle Cores läuft, hat AMD die 1,25 fache Performance bekräftigt. Wenn man davon ausgeht, dass es eine 8-Core-CPU war, dann entsprechen 5,0 GHz im Vergleich zum Ryzen R7 5800X, der einen Basistakt von 3,8 GHz hat, dem Faktor 1,31.

Es wurde lediglich gesagt, dass das Sample während Halo Infinite mit 5Ghz auf allen Kernen lief, nicht dass 5Ghz der Baseclock ist.
Ein 5800X läuft während Halo Infinite mit ~4.7GHz.

Lange Rede kurzer Sinn. Es ist neben höheren Taktfrequenzen auch eine höhere IPC zu erwarten. Aber werden es tatsächlich die oft genannten 20 % IPC-Steigerung? Mit derselben Programmsuite, die für die 19 % bei Zen 3 herangezogen wurde?

Das Ding ist, diese 25 Programme haben viele Spiele dabei gehabt, die alleine wegen dem doppelten L3 Cache so viel schneller liefen.
Alles, was nicht auf den Cache reagiert, lag bei 10% oder weniger IPC Steigerung.
Nur durch die vielen Spiele ist man dann auf 19% gekommen.

Wenn Zen4 die gleichen 32MB L3 bekommt, sehe ich nicht, womit man hier die Gaming IPC großartig über 10% erhöhen will.
Bei den Taktfrequenzen sprechen wir über 200-300MHz je nach Modell, das sind am Ende auch nur noch mal 3-4% oben drauf.
Der doppelte L2 Cache kann noch was bringen, DDR5 ebenso, aber ich frage mich wirklich, wie man ohne L3 Cache Erhöhung in Spielen überhaupt auf die Leistung von Zen3D kommen will

 

[ETI1120]

Es wurde lediglich gesagt, dass das Sample während Halo Infinite mit 5Ghz auf allen Kernen lief, nicht dass 5Ghz der Baseclock ist.

Wenn AMD nicht mindestens 1 CPU mit 5 GHz Baseclock liefert werden sie nach dieser Preview in der Luft verrissen. Dann haben sie Zen 4 schon verkackt, egal was sie an IPC draufpacken.

Das Ding ist, diese 25 Programme haben viele Spiele dabei gehabt, die alleine wegen dem doppelten L3 Cache so viel schneller liefen.
Alles, was nicht auf den Cache reagiert, lag bei 10% oder weniger IPC Steigerung.
Nur durch die vielen Spiele ist man dann auf 19% gekommen.

Das ist mir schon klar. Auf was ich raus wollte ist, wenn AMD beliebig die Suite anpasst können sie dank AVX-512 die IPC-Verbesserung beliebig modellieren. Ohne dass es für die Anwender Relevanz hat.

Wenn Zen4 die gleichen 32MB L3 bekommt, sehe ich nicht, womit man hier die Gaming IPC großartig über 10% erhöhen will.

Deshalb wundert es mich auch dass es trotz kleinerem Node angeblich bei den 32 MByte L3 bleibt.

Bei den Taktfrequenzen sprechen wir über 200-300MHz je nach Modell, das sind am Ende auch nur noch mal 3-4% oben drauf.

Ganz trocken, hier erwarte ich nach den Äußerungen vom 8. November und der Preview erheblich mehr.
Wie gesagt eine Baseclock von generell unter 5 GHz kann AMD sie nicht damit erklären, dass man bei Halo die 5 GHz allcore erreicht. Damit wäre Zen 4 tot.

Der doppelte L2 Cache kann noch was bringen, DDR5 ebenso, aber ich frage mich wirklich, wie man ohne L3 Cache Erhöhung in Spielen überhaupt auf die Leistung von Zen3D kommen will

Die Sache mit dem 3D V-Cache halte ich für einen Testballon für TSMC SoIC. Ich habe etwas von begrenzeten Mengen gelesen. Sich auf den 5800X zu beschränken lässt mehr für die Milan-X übrig.

Ich bin zwar relativ sicher dass die Dies mit dem Cache je mm² weniger Kosten als eine CPU und schneller gefertigt werden können. Aber die benötigten Wafer stehen aktuell auch nicht unbegrenzt zur Verfügung.

Ich erwarte TSMC SoIC bei AMD Ende 22 Anfang 23 in anderen Produkten. Die Grafiken in den Patenten zur Activ Bridge und dem Herstellen eine Chiplet GPU weisen IMHO einfach zu große Ähnlichkeit zu TSMC SoIC auf, als dass es bloßer Zufall wäre.

Bei N5 würde 3D V-Cache relativ teuer, so dass es IMHO nicht am Anfang kommt. Allenfalls falls es AMD hinbekommt den 3D V-Cache in N6 zu fertigen und wiederum deckungsgleich über dem L3-Cache zu plazieren. Allerdings wird das Packaging für Zen 4 ohnehin aufwendiger und damit teurer.

Bei Server oder Workstations auf denen EDA-Software um 50 % schneller läuft lassen sich die Kosten leicht rechtfertigen. Bei Gaming CPUs bin ich nicht sicher.

 

[Taxxor]

Wenn AMD nicht mindestens 1 CPU mit 5 GHz Baseclock liefert werden sie nach dieser Preview in der Luft verrissen. Dann haben sie Zen 4 schon verkackt, egal was sie an IPC draufpacken.

Warum sollten sie?
Da Spiele keine Vollast für die CPU bedeuten, ist man hier generell immer sehr nah am Maximalboost.
Die aktuellen Ryzens sind bereits nur noch 2-300MHz von den 5Ghz in Spielen entfernt(einmal PBO beim 5800X, 5900X und 5950X aktivieren und alle drei kommen auch ca auf 5GHz in Spielen), alles was AMD jetzt in der Preview gezeigt hat war, dass Zen4 eben noch diese 2-300MHz höher kommt.
Ein auf der Packung stehender Boost mit ner 5 vorne reicht also völlig aus.

Plötzlich 1.2Ghz auf den Baseclock draufzuhauen ist jedenfalls utopisch, es wird genau so laufen wie bei allen anderen Zens bisher auch.

 

[knoxxi]

Ich werde diese Gegeifere nach der psychologischen ach so wichtigen 5 GHZ Wall niemals verstehen.
Wäre ein Prozessor automatisch schlecht, wenn er selbst mit 1,2 GHZ Takt alles dagewesene im Grund und Boden stampft!? (Übertreibung bewusst gewählt)
„Crap, der macht keine 5 GHZ ALTAAA“
🤦‍♂️

 

[Robo32]

@knoxxi
Für manche scheinbar schon...

Trotzdem sollte AMD zumindest schauen, dass die CPU mindestens das erreichen was dann auf der Verpackung steht und das möglichst nicht nur für ein Millisekunde - jetzt 5GHz zeigen und später "nur" 4,8GHz erreichen wäre eben suboptimal auch wenn die generelle Leistung OK sein sollte.

 

[Taxxor]

Trotzdem sollte AMD zumindest schauen, dass die CPU mindestens das erreichen was dann auf der Verpackung steht und das möglichst nicht nur für ein Millisekunde - jetzt 5GHz zeigen und später "nur" 4,8GHz erreichen wäre eben suboptimal auch wenn die generelle Leistung OK sein sollte.

Da hat AMD aus Zen2 bereits gelernt, denn bei Zen3 erreichen die CPUs so gut wie immer mindestens 100MHz mehr als auf der Packung steht, der auf der Packung angegebene Boost ist also bereits eine "Alltags"-Angabe und nicht mehr das absolute Limit das man erreichen kann.
Ich hoffe mal, dass sie das für Zen4 beibehalten.

 

[BigLA]

Zum Thema HS und WLP:
Im Gegensatz zum bisherigen Sockel wäre es ja auch ratsam, die WLP aufzutragen und auch zu entfernen, wenn die Halterung fixiert ist. und wenn man dann nicht extremst grobmotorisch rumsifft, sollte da nicht viel passieren. und wer trägt auf einem LGA-Sockel bitteschön die WLP vorm verschließen auf?

 

[moonwalker99]

Wann werden die neuen CPUs frühestens vorgestellt? Es hieß im Herbst. Also am 1.9.?

 

[Vincy]

AMD hält sich da bedeckt (wegen der aktuellen Marktsituation, insbesondere RAM DDR5) und sagt irgendwann in der 2. Jahreshälfte 2022. Frühestens aber zur Computex im Juni.

 

[moonwalker99]

Frühestens zur Computex? Da würden sich viele Leute freuen, dürfte aber unwahrscheinlich sein.

 

[Vincy]

Zuerst soll die HPC-Variante kommen, für Consumer (viel) später

 

[MountWalker]

Ich find die Sache mit der Kühlerkompatibilität auch Spitze. Ich habe meinen 120-mm-Thermalright seit Sockel AM2. Hervorragende Abfallvermeidung, AMD!

 

[Robo32]

Das mit der Kühlerkompatibilität wird sich noch zeigen, diese ist nur bei Kühlern gegeben die auf das vorhandene Retention Modul geschraubt werden - die meisten die ein eigenes mitbringen sind erstmal aussen vor und ob die Hersteller ein Upgrade Set anbieten wird sich zeigen.

 

[ETI1120]

Das mit der Kühlerkompatibilität wird sich noch zeigen, diese ist nur bei Kühlern gegeben die auf das vorhandene Retention Modul geschraubt werden - die meisten die ein eigenes mitbringen sind erstmal aussen vor und ob die Hersteller ein Upgrade Set anbieten wird sich zeigen.

So ist es halt. Wenn der Kühler die offizielle Schnittstelle verwendet, klappt es.

Wenn die Hersteller andere Befestigungsmethoden für ihre Kühler verwenden mussten, dann müssen sie ihr Befestigungskit an die neuen Gegenheiten anpassen. Da sie dieses sowieso entwickeln müssen, sehe ich gute Chancen, dass viele Hersteller das Upgrade Set auch separat verkaufen.

Mit diesem Manöver hat AMD sichergestellt, dass gleich zu Beginn viele CPU-Kühler zur Verfügung stehen. Dass einige Leute ihren alten Kühler weiterverwenden können ist ein angenehmer Nebeneffekt.

Beim langen Beibehalten der CPU-Sockel geht es zum einen darum, dass die Boardhersteller und OEMs ihre Entwicklungskosten über einen viel größeren Zeitraum wieder hereinholen können. Dies kompensiert zum Teil den viel höheren Marktanteil von Intel. Zum anderen können die OEMs sehr schnell Geräte mit einer neuen CPU-Generation von AMD anbieten. Für diese Zielgruppen ist das Thema BIOS-Update kein Problem.