News X670(E) im Dual-Chip-Design: AMD setzt auf zwei einzelne PCH-Chips für Ryzen 7000

[SVΞN]

Über ein Multi- respektive Dual-Chiplet-Design für den X670-Chipsatz wurde schon länger spekuliert, jetzt bestätigen Aufnahmen eines Asus X670-P WIFI erstmals, dass sich der X670- und damit auch der X670E-Chipsatz für Ryzen 7000 („Raphael“) aus zwei einzelnen PCH-Chips vom Typ Promontory 21 von ASMedia zusammensetzen.

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[Rickmer]

Das könnte natürlich auch damit zu tun haben, dass der Stromverbrauch vom Chipsatz mit PCIe 5.0 sicher nochmal gestiegen ist.

Hoffentlich reicht das I/O auf zwei Chips aufteilen aus um hier wieder passiv gekühlte Designs ab Start zu ermöglichen.

Wenn ich mir das Bild genauer ansehe, sehe ich drei m.2 Slots - zwei davon unten rechts weil der Platz zwischen den PCIe Slots mit einem der PCH Chips belegt ist. Die mussten wohl zwangsläufig wandern.

 

[Knuddelbearli]

Schon witzig, vor 10-15 Jahren wurde noch gefeiert, dass alles in 1 Chip gewandert ist ^^

 

[HerrRossi]

Weiß man eigentlich schon wie viele PCIe-Lanes die neuen CPUs bieten werden? Wäre schön, wenn ich meine Grafikkarte und 10GBit NIC gleichzeitig betreiben könnte, ohne die Grafikkarte auf x8 kastrieren zu müssen.

 

[Haffke]

Sind denn die Chips noch die gleichen wie bei X570 der I.O Chip auf der CPU ? Wenn ja dann ist es quasi nur ein Chip wo man nur die Anzahl erhöht um mehr i.o zu haben.

 

[HorstSan]

Hoffentlich reicht das I/O auf zwei Chips aufteilen aus um hier wieder passiv gekühlte Designs ab Start zu ermöglichen.

Also meiner Meinung nach ist der Lüfter auf dem Bild bereits zu sehen.

 

[up.whatever]

Schon witzig, vor 10-15 Jahren wurde noch gefeiert, dass alles in 1 Chip gewandert ist ^^

Nicht wirklich; die Northbridge ist damals in die CPU gewandert, die Southbridge blieb separat. Das Konzept von zwei Southbridges ist mir neu.

Wäre schön, wenn ich meine Grafikkarte und 10GBit NIC gleichzeitig betreiben könnte, ohne die Grafikkarte auf x8 kastrieren zu müssen.

Das kannst du doch heute schon mit dem X570.

 

[bensen]

Das könnte natürlich auch damit zu tun haben, dass der Stromverbrauch vom Chipsatz mit PCIe 5.0 sicher nochmal gestiegen ist.

Ich bezweifle ganz stark, dass der Chipsatz PCIe 5.0 bietet.

 

[Mordekai2009]

Southwestbridge and southeastbridge.

 

[gustlegga]

Also meiner Meinung nach ist der Lüfter auf dem Bild bereits zu sehen.

Bitte erhelle uns wo du da Lüfter siehst ?!

 

[mojitomay]

Zum Board selbst:
1 PCIe Slot
2 NVME
4 PCIe Slots

Scheint jetzt nicht sooo viel Erweiterungspotential zu haben.
Hat doch etwas Erweiterungspotential.

Ich bin gespannt. Die Grafik mit dem Sonnensystem gefällt mir, optisch könnte das Board gelingen.

Die Auftrennung in mehrere Chips finde ich gut. Mehrere Chips heißt mehr Oberfläche heißt bessere Wärmeabfuhr.

Und wer weiß, ich fand die krassen Chipsatzkühler in Zeiten von North-/Southbridge eigentlich immer ziemlich sexy. Vielleicht kommen die bald wieder zurück.

 

[bensen]

Ob es sich dabei um ein klassisches Multi-Chip- oder ein Multi-Chiplet-Design handelt, darüber darf gestritten werden.

Wo siehst du da Streitpotential? Es sind zwei Chips zu sehen die weit auseinander stehen. Es sei denn, das Bild ist ein Fake.
Wie definierst du überhaupt Chiplet? Den Begriff hat ja AMD mit Zen 2 definiert. Einfache MCP sind ja nicht zwangsläufig ein Chiplet Design.
Wie in der ersten News auch schon angedeutet macht ein MCP keinen Sinn.
Die Chipsets brauchen keinen starken Interconnect miteinander und zweitens muss man sich nur mal ne Southbridge von unten anschauen. Die Größe des packages wird durch die Pins bestimmt und nicht durch Die Größe. Baue ich da zwei Dies drauf wird das Package doppelt so groß. Ich gewinne also keinen Platz. Das Routing wird aber viel komplizierter. Mit zwei Chipsets an unterschiedlichen Positionen kann man Signalstrecke verkürzen und entzerrt das Ganze.

Der Aufbau erinnert ein wenig an die Zeiten, in denen die Hub-Architektur noch aus eine Northbridge und einer Southbridge, die mittels PCI oder einer Direktverbindung miteinander kommunizierten, bestand. Die PCH kommunizieren bisher eigentlich nur mit der CPU, ob es eine direkte Verbindung untereinander gibt, ist bei AMDs gewählter Lösung noch nicht klar.

Eigentlich nicht. Nur weil zwei Chips verbaut sind? Die haben beide die gleiche Funktion. Also zwei Southbridge.
Eine direkte Kommunikation ist eigentlich nicht nötig. Ich gehe davon aus, die haben beide ne x4 Verbindung zur CPU. Sollte ausreichen.

 

[lowrider20]

Bitte erhelle uns wo du da Lüfter siehst ?!

Wahrscheinlich der schwarze Kreis.

 

[flappes]

Schon witzig, vor 10-15 Jahren wurde noch gefeiert, dass alles in 1 Chip gewandert ist ^^

In der Computerwelt wiederholt sich alles in Zyklen.
Das ist beim Programmieren so und bei Hardware auch.

 

[gustlegga]

Wahrscheinlich der schwarze Kreis.

Wie konnte ich das nur übersehen..... 🤦‍♂️

 

[Rickmer]

Ich bezweifle ganz stark, dass der Chipsatz PCIe 5.0 bietet.

Er wird fast garantiert über PCIe 5.0 angeschlossen sein und 12+ PCIe 4.0 Lanes (oder besser) bieten.

Der X570 Chipsatz bietet mWn 16 Lanes.

 

[Balikon]

Sind denn die Chips noch die gleichen wie bei X570 der I.O Chip auf der CPU ? Wenn ja dann ist es quasi nur ein Chip wo man nur die Anzahl erhöht um mehr i.o zu haben.

Das wäre auch meine Vermutung, dass AMD so die Möglichkeit hat, mit einem Chipdesign mehrere Ausbaustufen realisieren kann. Der 650 bekommt einen, und der 670 zwei Chips/Chiplets.

 

[bensen]

Er wird fast garantiert über PCIe 5.0 angeschlossen sein und 12+ PCIe 4.0 Lanes (oder besser) bieten.

Er wird es fast garantiert nicht. Wozu PCIe 5.0 zertifizieren, wenn der Chipset ansonsten kein PCIe 5.0 bietet? Zumal im Schaubild des Gigabyte Leak schon x4 PCIe 4.0 drin stand.

12x PCIe 4.0 oder mehr könnte hinkommen. Ich würde auf 4-8 pro Chip tippen.

@Balikon
Das wird sicher so sein, sonst macht das ganze Konzept wenig Sinn.

 

[Rickmer]

Er wird es fast garantiert nicht. Wozu PCIe 5.0 zertifizieren, wenn der Chipset ansonsten kein PCIe 5.0 bietet?

Mehr Bandbreite damit der Chipset zu CPU Uplink kein Bottleneck ist?
Die CPU wird eh PCIe 5.0 bieten, also warum nicht nutzen was vorhanden ist?

Zumal im Schaubild des Gigabyte Leak schon x4 PCIe 4.0 drin stand.

Hast du dazu einen Link? Ich habe den nicht gesehen, glaube ich

 

[up.whatever]

Wozu PCIe 5.0 zertifizieren, wenn der Chipset ansonsten kein PCIe 5.0 bietet?

Mehr Bandbreite zur CPU ist eigentlich schon Grund genug.